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    RETENTION FLIP-FLOP
    1.
    发明申请
    RETENTION FLIP-FLOP 有权
    保留FLIP-FLOP

    公开(公告)号：US20110248759A1

    公开(公告)日：2011-10-13

    申请号：US12758096

    申请日：2010-04-12

    申请人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jyy Anne LEE ,  Yun-Han LEE

    发明人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jyy Anne LEE ,  Yun-Han LEE

    IPC分类号： H03K3/289

    CPC分类号： H03K3/356156 ,  H03K3/356008 ,  H03K3/35625

    摘要： A master-slave retention flip-flop includes a master latch adapted to latch an input data signal and to output a latched master latch data signal based on an input clock signal, a slave latch coupled to an output of the master latch and adapted to output a latched slave latch data signal based on the input clock signal, and a retention latch embedded within one of the master and slave latches adapted to preserve data in a power down mode based on a power down control signal.

    摘要翻译： 主从保持触发器包括主锁存器，其适于锁存输入数据信号并且基于输入时钟信号输出锁存的主锁存数据信号，从锁存器耦合到主锁存器的输出并且适于输出 基于输入时钟信号的锁存的从锁存数据信号，以及嵌入在主锁存器和从锁存器之一内的保持锁存器，其适于基于掉电控制信号在掉电模式下保留数据。

    SUBSTRATE BIAS CONTROL CIRCUIT FOR SYSTEM ON CHIP
    2.
    发明申请
    SUBSTRATE BIAS CONTROL CIRCUIT FOR SYSTEM ON CHIP 有权
    用于芯片系统的基板偏置控制电路

    公开(公告)号：US20110095811A1

    公开(公告)日：2011-04-28

    申请号：US12793884

    申请日：2010-06-04

    申请人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jyy Anne LEE ,  Yun-Han LEE

    发明人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jyy Anne LEE ,  Yun-Han LEE

    IPC分类号： H01L37/00

    CPC分类号： G05F3/205 ,  H03K19/00384

    摘要： A substrate bias control circuit includes a process voltage temperature (PVT) effect transducer that responds to a PVT effect. A PVT effect quantifier is coupled to the PVT effect transducer. The PVT effect quantifier quantifies the PVT effect to provide an output. The PVT effect quantifier includes at least one counter and a period generator. The period generator provides a time period for the counter. A bias controller that is coupled to PVT effect quantifier is configured to receive the output of the PVT effect quantifier. The bias controller is configured to provide a bias voltage. The bias controller includes a bias voltage comparator.

    摘要翻译： 衬底偏置控制电路包括响应PVT效应的工艺电压温度（PVT）效应传感器。 PVT效应量化器耦合到PVT效应传感器。 PVT效应量词量化PVT效应以提供输出。 PVT效应量化器包括至少一个计数器和周期发生器。 周期发生器为计数器提供一个时间段。 耦合到PVT效应量化器的偏置控制器被配置为接收PVT效应量化器的输出。 偏置控制器被配置为提供偏置电压。 偏置控制器包括偏置电压比较器。

    FAST FLIP-FLOP STRUCTURE WITH REDUCED SET-UP TIME
    3.
    发明申请
    FAST FLIP-FLOP STRUCTURE WITH REDUCED SET-UP TIME 有权
    具有降低设置时间的快速FLIP-FLOP结构

    公开(公告)号：US20100264972A1

    公开(公告)日：2010-10-21

    申请号：US12758451

    申请日：2010-04-12

    申请人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jeff LEE ,  Frank Y. LEE

    发明人： Shyh-An CHI ,  Shiue Tsong SHEN ,  Jeff LEE ,  Frank Y. LEE

    IPC分类号： H03K3/289

    CPC分类号： H03K3/012 ,  G01R31/318541

    摘要： A flip-flop structure with reduced set-up time is provided. The flip-flop includes the first master latch receiving a function data through the first switch controlled by a clock signal, the second master latch receiving a scan data through the second switch controlled by the clock signal, and a slave latch connected to the first master latch through the third switch controlled by the clock signal. The second master latch is coupled to the first master latch through the fourth switch controlled by the scan enable signal so that the scan enable signal controls whether the function data or the scan data becomes an output from the first master latch to the slave latch, and the slave latch is used to latch and transmit the output from the first master latch.

    摘要翻译： 提供了一种具有缩短设置时间的触发器结构。 触发器包括通过由时钟信号控制的第一开关接收功能数据的第一主锁存器，第二主锁存器通过由时钟信号控制的第二开关接收扫描数据，以及从锁存器连接到第一主器件 通过由时钟信号控制的第三开关锁存。 第二主锁存器通过由扫描使能信号控制的第四开关耦合到第一主锁存器，使得扫描使能信号控制功能数据或扫描数据是否成为从第一主锁存器到从锁存器的输出，以及 从锁存器用于锁存和传输来自第一主锁存器的输出。

    METHOD AND APPARATUS FOR 3D IC TEST
    5.
    发明申请
    METHOD AND APPARATUS FOR 3D IC TEST 有权
    3D IC测试的方法和装置

    公开(公告)号：US20120319717A1

    公开(公告)日：2012-12-20

    申请号：US13161610

    申请日：2011-06-16

    申请人： Shyh-An CHI

    发明人： Shyh-An CHI

    IPC分类号： G01R31/00

    CPC分类号： G01R31/318513 ,  G01R31/2886 ,  G01R31/31717 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/17181 ,  H01L2924/15192

    摘要： An apparatus comprises a die comprising a plurality of switch/router circuits; and a plurality of additional dies. Each respective one of the plurality of additional dies comprises: a respective network interface, which is electrically coupled to a respective one of the plurality of switch/router circuits; and a respective interconnection test logic, which is electrically coupled to the respective network interface and the interconnection test logic in at least one other one of the plurality of additional dies.

    摘要翻译： 一种装置包括：一个包括多个开关/路由器电路的管芯; 和多个附加的模具。 所述多个附加管芯中的每个相应的一个管芯包括：相应的网络接口，其电耦合到所述多个开关/路由器电路中的相应一个; 以及相应的互连测试逻辑，其电连接到所述多个附加管芯中的至少另一个中的相应网络接口和互连测试逻辑。

    THREE DIMENSIONAL INTEGRATED CIRCUIT CONNECTION STRUCTURE AND METHOD
    6.
    发明申请
    THREE DIMENSIONAL INTEGRATED CIRCUIT CONNECTION STRUCTURE AND METHOD 有权
    三维集成电路连接结构与方法

    公开(公告)号：US20130106463A1

    公开(公告)日：2013-05-02

    申请号：US13296996

    申请日：2011-11-15

    申请人： Shyh-An CHI

    发明人： Shyh-An CHI

    IPC分类号： H03K19/177

    CPC分类号： G06F7/72 ,  H01L25/0657 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H03K19/017581 ,  H03K19/17736 ,  H03K19/1776

    摘要： The embodiments described provide connection structures for dies in an integrated circuit die stack. Each die in the die stack includes a functional circuitry, a programmable array and a programmable array control unit. By triggering the programmable array control unit to program corresponding programmable array in each die of the die stack, signal routes are orchestrated to connect to corresponding functional circuitry in each die of the die stack to enable the entire die stack to meet functional goals. In addition, specific die(s) in the die stack may be bypassed by issuing control command to the programmable array control unit. Die(s) may be bypassed to meet functional goals and to improve yield, and reliability.

    摘要翻译： 所描述的实施例提供了集成电路管芯堆叠中的管芯的连接结构。 管芯堆叠中的每个管芯包括功能电路，可编程阵列和可编程阵列控制单元。 通过触发可编程阵列控制单元来对芯片堆叠的每个管芯中的对应的可编程阵列进行编程，信号路由被编排以连接到管芯堆叠的每个管芯中的对应的功能电路，以使整个管芯堆叠能够满足功能目标。 此外，可以通过向可编程阵列控制单元发出控制命令来绕过管芯堆叠中的特定管芯。 可以绕过模具以实现功能目标并提高产量和可靠性。

    3D IC STRUCTURE AND METHOD
    8.
    发明申请
    3D IC STRUCTURE AND METHOD 有权
    3D IC结构与方法

    公开(公告)号：US20130120021A1

    公开(公告)日：2013-05-16

    申请号：US13295312

    申请日：2011-11-14

    申请人： Shyh-An CHI

    发明人： Shyh-An CHI

    IPC分类号： H03K19/173 ,  H01L23/48

    CPC分类号： H03K19/017581 ,  G11C5/04 ,  G11C29/44 ,  G11C29/886 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2924/13091 ,  H01L2924/15192 ,  H03K19/1737

    摘要： An apparatus comprises a first integrated circuit (IC) die, and a second IC die stacked on the first IC die. The first and second IC dies are operational independently of each other. Each respective one of the first and second IC dies has: at least one circuit for performing a function; an operation block coupled to selectively disconnect the circuit from power; and an output enable block coupled to selectively connect the circuit to at least one data bus.

    摘要翻译： 一种装置包括第一集成电路（IC）管芯和堆叠在第一IC管芯上的​​第二IC管芯。 第一和第二IC芯片彼此独立地工作。 第一和第二IC芯片中的每个相应的一个具有：用于执行功能的至少一个电路; 耦合以选择性地断开电路与电源的操作块; 以及耦合以选择性地将电路连接到至少一个数据总线的输出使能块。

    PROCESSOR WITH TIGHTLY COUPLED SMART MEMORY UNIT
    9.
    发明申请
    PROCESSOR WITH TIGHTLY COUPLED SMART MEMORY UNIT 有权
    具有轻松耦合的智能记忆单元的处理器

    公开(公告)号：US20120124248A1

    公开(公告)日：2012-05-17

    申请号：US12947177

    申请日：2010-11-16

    申请人： Shyh-An CHI

    发明人： Shyh-An CHI

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28 ,  G06F12/1081 ,  G06F13/24 ,  G06F13/32 ,  G06F13/4063 ,  G06F15/7821 ,  G06F2212/2532 ,  Y02D10/14 ,  Y02D10/151

    摘要： An information processor includes a central processing unit core and a tightly coupled smart memory unit, the central processing unit core having a direct memory access unit. The tightly coupled smart memory unit having a memory unit coupled to the central processing unit core and a control register, and status register coupled to the central processing unit core and a local processing unit that processes data stored in the memory unit.

    摘要翻译： 信息处理器包括中央处理单元核心和紧密耦合的智能存储器单元，所述中央处理单元核心具有直接存储器存取单元。 紧耦合的智能存储器单元具有耦合到中央处理单元核心的存储单元和控制寄存器，以及耦合到中央处理单元核心的状态寄存器和处理存储在存储器单元中的数据的本地处理单元。