利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

114 条记录 (耗时 0.029 秒)

    Soft-error rate hardened pulsed latch
    1.
    发明授权
    Soft-error rate hardened pulsed latch 失效
    软错误率硬化脉冲锁存器

    公开(公告)号：US07038515B2

    公开(公告)日：2006-05-02

    申请号：US10741560

    申请日：2003-12-19

    申请人： Stefan Rusu ,  Peter Hazucha ,  Tanay Karnik

    发明人： Stefan Rusu ,  Peter Hazucha ,  Tanay Karnik

    IPC分类号： H03K3/356

    CPC分类号： H03K3/0375

    摘要： A latch includes a memory unit, a transfer unit, an inversion unit, and an output unit. The Memory unit includes a number of storage nodes. The transfer unit transfers a data from a data input node to the storage nodes via a plurality of data paths. Each of the data paths includes a pass element controlled by a pulse. The inversion unit inverts the data before the data is transferred from the data input node to at least one of the storage nodes. The output unit outputs the data from the memory unit to a latch output node. The memory unit, the transfer unit, the inversion unit, and the output unit of the latch form a soft-error rate hardened latch structure with a reduced number of elements and reduced power consumption.

    摘要翻译： 锁存器包括存储器单元，转移单元，反转单元和输出单元。 存储器单元包括多个存储节点。 传送单元经由多个数据路径将数据从数据输入节点传送到存储节点。 每个数据路径包括由脉冲控制的传递元件。 在将数据从数据输入节点传送到至少一个存储节点之前，反转单元将数据反转。 输出单元将数据从存储器单元输出到锁存输出节点。 存储器单元，转移单元，反转单元和锁存器的输出单元形成具有减少元件数量并降低功耗的软错误率硬化锁存结构。

    Soft-error rate hardened pulsed latch
    2.
    发明申请
    Soft-error rate hardened pulsed latch 失效
    软错误率硬化脉冲锁存器

    公开(公告)号：US20050134347A1

    公开(公告)日：2005-06-23

    申请号：US10741560

    申请日：2003-12-19

    申请人： Stefan Rusu ,  Peter Hazucha ,  Tanay Karnik

    发明人： Stefan Rusu ,  Peter Hazucha ,  Tanay Karnik

    IPC分类号： H03K3/037

    CPC分类号： H03K3/0375

    摘要： A latch includes a memory unit, a transfer unit, an inversion unit, and an output unit. The Memory unit includes a number of storage nodes. The transfer unit transfers a data from a data input node to the storage nodes via a plurality of data paths. Each of the data paths includes a pass element controlled by a pulse. The inversion unit inverts the data before the data is transferred from the data input node to at least one of the storage nodes. The output unit outputs the data from the memory unit to a latch output node. The memory unit, the transfer unit, the inversion unit, and the output unit of the latch form a soft-error rate hardened latch structure with a reduced number of elements and reduced power consumption.

    摘要翻译： 锁存器包括存储单元，转移单元，反转单元和输出单元。 存储器单元包括多个存储节点。 传送单元经由多个数据路径将数据从数据输入节点传送到存储节点。 每个数据路径包括由脉冲控制的通过元件。 在将数据从数据输入节点传送到至少一个存储节点之前，反转单元将数据反转。 输出单元将数据从存储器单元输出到锁存输出节点。 存储器单元，转移单元，反转单元和锁存器的输出单元形成具有减少元件数量并降低功耗的软错误率硬化锁存结构。

    Apparatus and method for multi-phase transformers
    7.
    发明授权
    Apparatus and method for multi-phase transformers 有权
    多相变压器的装置及方法

    公开(公告)号：US07315463B2

    公开(公告)日：2008-01-01

    申请号：US10956192

    申请日：2004-09-30

    申请人： Gerhard Schrom ,  Peter Hazucha ,  Donald S. Gardner ,  Vivek K. De ,  Tanay Karnik

    发明人： Gerhard Schrom ,  Peter Hazucha ,  Donald S. Gardner ,  Vivek K. De ,  Tanay Karnik

    IPC分类号： H02M5/00

    CPC分类号： H02M3/1584 ,  H01F27/38 ,  H01F27/42 ,  H01F37/00 ,  H01F2038/026

    摘要： A method and apparatus for multi-phase transformers are described. In one embodiment, a coupled inductor topology for the multi-phase transformers comprising N primary inductors. In one embodiment, each primary inductor is coupled to one of N input nodes and a common output node. The transformer further includes N−1 secondary inductors coupled in series between one input node and the common output node. In one embodiment, the N−1 secondary inductors are arranged to couple energy from N−1 of the primary inductors to provide a common node voltage as an average of N input node voltages, wherein N is an integer greater than two. Other embodiments are described and claimed.

    摘要翻译： 描述了用于多相变压器的方法和装置。 在一个实施例中，用于包括N个初级电感器的多相变压器的耦合电感器拓扑。 在一个实施例中，每个主电感器耦合到N个输入节点和公共输出节点之一。 变压器还包括串联耦合在一个输入节点和公共输出节点之间的N-1个次级电感器。 在一个实施例中，N-1次级电感器被布置成耦合来自初级电感器的N-1的能量，以提供公共节点电压作为N个输入节点电压的平均值，其中N是大于2的整数。 描述和要求保护其他实施例。

    Voltage regulator
    9.
    发明授权
    Voltage regulator 有权
    电压调节器

    公开(公告)号：US07265607B1

    公开(公告)日：2007-09-04

    申请号：US10930200

    申请日：2004-08-31

    申请人： Saravanan Rajapandian ,  Peter Hazucha ,  Tanay Karnik

    发明人： Saravanan Rajapandian ,  Peter Hazucha ,  Tanay Karnik

    IPC分类号： G05F1/10

    CPC分类号： G05F1/56

    摘要： A device comprises an active-pull-up stage and an active-pull-down stage. The device receives at least one reference voltage and provides an regulated output voltage to at least one load. The active-pull-up and active-pull-down stages are adapted to source or sink a current delivered to or received from the at least one load to regulate the output voltage provided to the at least one load. Other embodiments and methods are also claimed and described.

    摘要翻译： 一种装置包括有源上拉电平和有源下拉电平。 该装置接收至少一个参考电压，并向至少一个负载提供稳定的输出电压。 有源上拉和有源下拉级适于源或者传送传送到或从所述至少一个负载接收的电流以调节提供给所述至少一个负载的输出电压。 还要求和描述其他实施例和方法。

    Manufacturing integrated circuits and testing on-die power supplies using distributed programmable digital current sinks
    10.
    发明授权
    Manufacturing integrated circuits and testing on-die power supplies using distributed programmable digital current sinks 有权
    使用分布式可编程数字电流源制造集成电路和片上电源测试

    公开(公告)号：US07212021B2

    公开(公告)日：2007-05-01

    申请号：US10097136

    申请日：2002-03-12

    申请人： Tanay Karnik ,  Peter Hazucha

    发明人： Tanay Karnik ,  Peter Hazucha

    IPC分类号： G01R31/26

    CPC分类号： G01R31/31721 ,  G01R31/2839

    摘要： A method for designing and testing on-die power supply, power distribution, and noise suppression techniques for integrated circuits such as microprocessors is described. A network of time varying loads is distributed along the power supply grid to facilitate testing of new power supplies and grids and noise suppression techniques before design of the chip is completed. Several programmable current sinks are described for presenting loads according to a preferred test-waveform current. Transient, including droop detection, and static testing is easily performed using the described methods and circuitry.

    摘要翻译： 描述了一种用于集成电路（如微处理器）的片上电源，配电和噪声抑制技术的设计和测试方法。 时变负载网络沿着电源网格分布，以便在芯片设计完成之前便于测试新的电源和网格以及噪声抑制技术。 描述了几个可编程电流吸收器，用于根据优选的测试波形电流呈现负载。 使用所描述的方法和电路容易地执行瞬态，包括下垂检测和静态测试。