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    Memory controller chipset
    3.
    发明授权
    Memory controller chipset 有权
    内存控制器芯片组

    公开(公告)号：US06822654B1

    公开(公告)日：2004-11-23

    申请号：US10038700

    申请日：2001-12-31

    申请人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Yutaka Takahashi ,  Steven Todd Weybrew ,  Derek Fujio Iwamoto ,  David Ligon

    发明人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Yutaka Takahashi ,  Steven Todd Weybrew ,  Derek Fujio Iwamoto ,  David Ligon

    IPC分类号： G06F1314

    CPC分类号： G06F13/1668

    摘要： At least one chip of a chipset in a computer system having at least one host processor and a host memory are described herein. In one aspect of the invention, an exemplary chip includes an interconnect, a memory interface coupled to the interconnect, the memory interface providing access to the host memory and controlling memory refresh and memory access, a host interface coupled to the interconnect, the host interface providing access to the host processor, and a programmable media processor coupled to the interconnect, the media processor accessing the host through the host interface and the media processor accessing the host memory through the memory interface, wherein the media processor processes time based media.

    摘要翻译： 本文中描述了具有至少一个主机处理器和主机存储器的计算机系统中的芯片组的至少一个芯片。 在本发明的一个方面中，示例性芯片包括互连，耦合到互连的存储器接口，存储器接口，提供对主机存储器的访问和控制存储器刷新和存储器访问，耦合到互连的主机接口，主机接口 提供对主处理器的访问，以及耦合到互连的可编程媒体处理器，媒体处理器通过主机接口访问主机，并且媒体处理器通过存储器接口访问主机存储器，其中媒体处理器处理基于时间的媒体。

    Method and apparatus for data processing
    4.
    发明授权
    Method and apparatus for data processing 有权
    数据处理方法和装置

    公开(公告)号：US07305540B1

    公开(公告)日：2007-12-04

    申请号：US10038742

    申请日：2001-12-31

    申请人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Derek Fujio Iwamoto

    发明人： Sushma Shrikant Trivedi ,  Joseph P. Bratt ,  Jack Benkual ,  Vaughn Todd Arnold ,  Derek Fujio Iwamoto

    IPC分类号： G06F15/76 ,  G06F15/17

    CPC分类号： G06F9/3885 ,  G06F9/30014 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/30101 ,  G06F9/3802 ,  G06F9/382 ,  G06F9/3853 ,  G06F9/3879 ,  G06F15/8053

    摘要： Methods and apparatuses for a data processing system are described herein. In one aspect of the invention, an exemplary apparatus includes a chip interconnect, a memory controller for controlling the host memory comprising DRAM memory, the memory controller coupled to the chip interconnect, a scalar processing unit coupled the chip interconnect wherein the scalar processing unit is capable of executing instructions to perform scalar data processing, a vector processing unit coupled the chip interconnect wherein the vector processing unit is capable of executing instructions to perform vector data processing, and an input/output (I/O) interface coupled to the chip interconnect wherein the I/O interface receives/transmits data from/to the scalar and/or vector processing units.

    摘要翻译： 本文描述了用于数据处理系统的方法和装置。 在本发明的一个方面中，示例性装置包括芯片互连，用于控制主机存储器的存储器控​​制器，其包括DRAM存储器，耦合到芯片互连的存储器控​​制器，耦合芯片互连的标量处理单元，其中标量处理单元 能够执行指令执行标量数据处理的矢量处理单元，耦合芯片互连的矢量处理单元，其中矢量处理单元能够执行执行向量数据处理的指令，以及耦合到芯片互连的输入/输出（I / O） 其中I / O接口从标量和/或向量处理单元接收/发送数据。

    Pipelining cache-coherence operations in a shared-memory multiprocessing system
    5.
    发明授权
    Pipelining cache-coherence operations in a shared-memory multiprocessing system 有权
    在共享内存多处理系统中管理高速缓存一致性操作

    公开(公告)号：US06848032B2

    公开(公告)日：2005-01-25

    申请号：US10256610

    申请日：2002-09-27

    申请人： Jack Benkual ,  William C. Athas ,  Joseph P. Bratt ,  Ron Ray Hochsprung

    发明人： Jack Benkual ,  William C. Athas ,  Joseph P. Bratt ,  Ron Ray Hochsprung

    IPC分类号： G06F12/08 ,  G06F13/00 ,  G06F13/16 ,  G06F15/167

    CPC分类号： G06F13/1615 ,  G06F12/0831

    摘要： One embodiment of the present invention provides a system that facilitates pipelining cache coherence operations in a shared memory multiprocessor system. During operation, the system receives a command to perform a memory operation from a processor in the shared memory multiprocessor system. This command is received at a bridge that is coupled to the local caches of the processors in the shared memory multiprocessor system. If the command is directed to a cache line that is subject to an in-progress pipelined cache coherency operation, the system delays the command until the in-progress pipelined cache coherency operation completes. Otherwise, the system reflects the command to local caches of other processors in the shared memory multiprocessor system. The system then accumulates snoop responses from the local caches of the other processor and sends the accumulated snoop response to the local caches of other processors in the shared memory multiprocessor system.

    摘要翻译： 本发明的一个实施例提供一种便于在共享存储器多处理器系统中流水线高速缓存一致性操作的系统。 在操作期间，系统从共享存储器多处理器系统中的处理器接收到执行存储器操作的命令。 该命令在耦合到共享存储器多处理器系统中的处理器的本地高速缓存的网桥处被接收。 如果命令被引导到正在进行中的流水线高速缓存一致性操作的高速缓存行，则系统延迟该命令直到进行中的流水线高速缓存一致性操作完成。 否则，系统将命令反映到共享内存多处理器系统中其他处理器的本地缓存。 然后，系统从另一个处理器的本地高速缓存中累加窥探响应，并将累积的窥探响应发送到共享存储器多处理器系统中的其他处理器的本地高速缓存。