公开(公告)号：US06658604B1

公开(公告)日：2003-12-02

申请号：US09685939

申请日：2000-10-10

申请人： William R. Corbin ,  David P. Monty ,  Erik A. Nelson ,  Alan D. Norris ,  Steven W. Tomashot ,  David E. Chapman ,  Timothy E. Fiscus

发明人： William R. Corbin ,  David P. Monty ,  Erik A. Nelson ,  Alan D. Norris ,  Steven W. Tomashot ,  David E. Chapman ,  Timothy E. Fiscus

IPC分类号： G11B2020

CPC分类号： G11C29/028 ,  G01R31/3016 ,  G01R31/31937 ,  G11C11/401 ,  G11C29/50 ,  G11C29/50012 ,  H04L25/14

摘要： To overcome these problems, the present invention generates two window strobes and uses the two window strobes to determine if skew between two signals meets predetermined criteria. One of the window strobes is used to test one of the signals, and the other window strobe is generated relative to the first window strobe. The second window strobe tests the other signal (or signals, if they are data signals). From the tests of the two window strobes, it can be determined if the skew between the first and second signals meets predetermined criteria. In particular, the two window strobes are placed relative to each other and to the signals being tested in such a way that when both window strobes indicate passing conditions, skew between the two signals is guaranteed.

摘要翻译： 为了克服这些问题，本发明产生两个窗口选通信号并使用两个窗口选通来确定两个信号之间的偏斜是否满足预定标准。 窗口选通中的一个用于测试信号之一，并且相对于第一窗口选通产生另一个窗口选通。 第二个窗口频闪测试其他信号（或信号，如果它们是数据信号）。 从两个窗口选通的测试中，可以确定第一和第二信号之间的偏差是否满足预定标准。 特别地，两个窗口闪光灯相对于彼此放置并且被测试的信号以这样的方式放置，即当两个窗口闪光灯指示通过条件时，两个信号之间的偏移被保证。

公开(公告)号：US06708298B2

公开(公告)日：2004-03-16

申请号：US09768122

申请日：2001-01-23

申请人： William E. Corbin, Jr. ,  David P. Monty ,  Erik A. Nelson ,  Alan D. Norris ,  Steven W. Tomashot ,  David E. Chapman ,  Timothy E. Fiscus

发明人： William E. Corbin, Jr. ,  David P. Monty ,  Erik A. Nelson ,  Alan D. Norris ,  Steven W. Tomashot ,  David E. Chapman ,  Timothy E. Fiscus

IPC分类号： G11C2900

CPC分类号： G11C29/50012 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/1087 ,  G11C29/50

摘要： A method for testing the data strobe window (DQS) and data valid window (tDV) of a memory device (e.g., a DDR-type memory device) using the window strobe of a testing system.

摘要翻译： 一种使用测试系统的窗口选通来测试存储器件（例如，DDR型存储器件）的数据选通窗口（DQS）和数据有效窗口（tDV）的方法。

公开(公告)号：US07221601B2

公开(公告)日：2007-05-22

申请号：US11363678

申请日：2006-02-28

申请人： Mark D. Jacunski ,  Alan D. Norris ,  Samuel K. Weinstein

发明人： Mark D. Jacunski ,  Alan D. Norris ,  Samuel K. Weinstein

IPC分类号： G11C7/00 ,  H03H11/26

CPC分类号： G11C7/1072 ,  G11C11/4076 ,  G11C11/408

摘要： A SDRAM. The SDRAM including: at least one bank of DRAM cells; the SDRAM operable to a first specification defined by a first clock frequency, a first write recovery time and a first time interval for precharge to row address strobe; and means for programming the SDRAM operable to a second specification defined by a second clock frequency, a second write recovery time and a second time interval for precharge to row address strobe.

摘要翻译： 一个SDRAM。 SDRAM包括：至少一个DRAM单元组; 所述SDRAM可操作为由第一时钟频率，第一写入恢复时间和用于预充电到行地址选通的第一时间间隔定义的第一规范; 以及用于对可操作到由第二时钟频率，第二写入恢复时间和第二时间间隔定义的第二规范的SDRAM进行编程的装置，用于对行地址选通进行预充电。

公开(公告)号：US07194670B2

公开(公告)日：2007-03-20

申请号：US10708184

申请日：2004-02-13

申请人： Jonathan R. Fales ,  Gregory J. Fredeman ,  Kevin W. Gorman ,  Mark D. Jacunski ,  Toshiaki Kirihata ,  Alan D. Norris ,  Paul C. Parries ,  Matthew R. Wordeman

发明人： Jonathan R. Fales ,  Gregory J. Fredeman ,  Kevin W. Gorman ,  Mark D. Jacunski ,  Toshiaki Kirihata ,  Alan D. Norris ,  Paul C. Parries ,  Matthew R. Wordeman

IPC分类号： G01R31/28

CPC分类号： G11C29/16 ,  G11C29/12015 ,  G11C29/14 ,  G11C2029/0401

摘要： Disclosed is a flexible command multiplication scheme for the built-in-self test (BIST) of a high-speed embedded memory array that segments BIST functionality into remote lower-speed executable instructions and local higher-speed executable instructions. A stand-alone BIST logic controller operates at a lower frequency and communicates with a command multiplier using a low-speed BIST instruction seed set. The command multiplier uses offset or directive registers to drive a logic unit or ALU to generate “n” sets of CAD information which are then time-multiplexed to the embedded memory at a speed “n” times faster than the BIST operating speed.

摘要翻译： 公开了用于高速嵌入式存储器阵列的内置自检（BIST）的灵活的命令乘法方案，其将BIST功能分段成远程低速可执行指令和本地较高速可执行指令。 独立的BIST逻辑控制器以较低的频率工作，并与使用低速BIST指令种子集的命令乘法器进行通信。 命令乘法器使用偏移或指令寄存器来驱动逻辑单元或ALU以产生“n”组CAD信息，然后以比BIST操作速度快n倍的速度将时间复用到嵌入式存储器。

公开(公告)号：US06330697B1

公开(公告)日：2001-12-11

申请号：US09294866

申请日：1999-04-20

申请人： Michael P. Clinton ,  Klaus G. F. Enk ,  Russell J. Houghton ,  Alan D. Norris ,  Josef T. Schnell

发明人： Michael P. Clinton ,  Klaus G. F. Enk ,  Russell J. Houghton ,  Alan D. Norris ,  Josef T. Schnell

IPC分类号： G11C2900

CPC分类号： G11C29/025 ,  G11C11/401 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C2029/5004 ,  G11C2029/5006

摘要： A Defect Leakage Screen Test apparatus and method is introduced to eliminate or reduce steps in the failure analysis process of memory devices, such as DRAM cells, or to eliminate the necessity for the application of a physical failure analysis on the memory device. Special single bit failures due to leakage current, junction current, or threshold leakage current, are characterized by varying the p-well voltage of the memory device during the read operation of the test. The p-well voltage is varied with a test code Initial Program Load (IPL). Additional logic is provided on the memory IC to decode the IPL logic signals. In order to perform the p-well varying test, the memory device is provided with the following: IPL decoding logic; a reference voltage generator; an IPL voltage reference multiplexor; a p-well voltage feed-back circuit; and a differential amplifier circuit.

摘要翻译： 缺陷泄漏屏幕引入了测试设备和方法来消除或减少诸如DRAM单元之类的存储器件的故障分析过程中的步骤，或消除在存储器件上应用物理故障分析的必要性。特殊单位 由漏电流，结电流或阈值漏电流引起的故障的特征在于，在测试的读取操作期间改变存储器件的p阱电压.P阱电压随测试代码初始程序负载 IPL）。 在存储器IC上提供附加逻辑以对IPL逻辑信号进行解码。为了执行p阱变化测试，存储器件具有以下内容：IPL解码逻辑; 参考电压发生器; IPL电压参考多路复用器; p阱电压反馈电路; 和差分放大电路。

公开(公告)号：US07243276B2

公开(公告)日：2007-07-10

申请号：US10605927

申请日：2003-11-06

申请人： Alan D. Norris ,  Samuel Weinstein ,  Stephan Wuensche

发明人： Alan D. Norris ,  Samuel Weinstein ,  Stephan Wuensche

IPC分类号： G11C29/00

CPC分类号： G11C29/08 ,  G11C11/401 ,  G11C2029/1202

摘要： A DDR DRAM having a test mode and an operational mode and a method for testing the DDR DRAM. The method includes in the order recited: (a) placing the DDR DRAM in test mode; (b) issuing a band activate command to select and bring up a wordline selected for write of the DDR DRAM; (c) writing with auto-precharge, a test pattern to cells of the DDR DRAM; (d) repeating steps (b) and (c) until all wordlines for write have been selected; (e) issuing a bank activate command to select and bring up a wordline selected for read of the DDR DRAM; (f) reading with auto-precharge, the stored test pattern from cells of the DDR DRAM; and (g) repeating steps (c) and (f) until all wordlines for read have been selected.

摘要翻译： 具有测试模式和操作模式的DDR DRAM以及用于测试DDR DRAM的方法。 该方法包括以下顺序：（a）将DDR DRAM置于测试模式; （b）发布频带激活命令以选择并提出被选择用于写入DDR DRAM的字线; （c）使用自动预充电写入测试图案到DDR DRAM的单元; （d）重复步骤（b）和（c），直到选择了写入的所有字线为止; （e）发行银行激活命令，选择并提出选择用于读取DDR DRAM的字线; （f）使用自动预充电读取存储的DDR DRAM单元的测试图形; 和（g）重复步骤（c）和（f），直到所有读取的字线被选择为止。

公开(公告)号：US08008142B2

公开(公告)日：2011-08-30

申请号：US12538213

申请日：2009-08-10

申请人： Alan B. Botula ,  Alvin J. Joseph ,  Alan D. Norris ,  Robert M. Rassel ,  Yun Shi

发明人： Alan B. Botula ,  Alvin J. Joseph ,  Alan D. Norris ,  Robert M. Rassel ,  Yun Shi

IPC分类号： H01L21/338

CPC分类号： H01L29/7839 ,  H01L21/26586 ,  H01L29/665 ,  H01L29/66643 ,  H01L29/66659

摘要： A Schottky barrier diode comprises a doped guard ring having a doping of a second conductivity type in a semiconductor-on-insulator (SOI) substrate. The Schottky barrier diode further comprises a first-conductivity-type-doped semiconductor region having a doping of a first conductivity type, which is the opposite of the second conductivity type, on one side of a dummy gate electrode and a Schottky barrier structure surrounded by the doped guard ring on the other side. A Schottky barrier region may be laterally surrounded by the dummy gate electrode and the doped guard ring. The doped guard ring includes an unmetallized portion of a gate-side second-conductivity-type-doped semiconductor region having a doping of a second conductivity type. A Schottky barrier region may be laterally surrounded by a doped guard ring including a gate-side doped semiconductor region and a STI-side doped semiconductor region. Design structures for the inventive Schottky barrier diode are also provided.

摘要翻译： 肖特基势垒二极管包括在绝缘体上半导体（SOI）衬底中具有第二导电类型掺杂的掺杂保护环。 肖特基势垒二极管还包括在虚拟栅极电极的一侧上具有与第二导电类型相反的第一导电类型的掺杂的第一导电型掺杂半导体区域，以及被包围的肖特基势垒结构 另一侧的掺杂保护环。 肖特基势垒区域可以被伪栅电极和掺杂保护环横向包围。 掺杂保护环包括具有第二导电类型的掺杂的栅极侧第二导电型掺杂半导体区域的未金属化部分。 肖特基势垒区域可以由包括栅极掺杂半导体区域和STI侧掺杂半导体区域的掺杂保护环横向包围。 还提供了用于本发明的肖特基势垒二极管的设计结构。

公开(公告)号：US07463548B2

公开(公告)日：2008-12-09

申请号：US11687694

申请日：2007-03-19

申请人： Alan D. Norris ,  Samuel Weinstein ,  Stephan Wuensche

发明人： Alan D. Norris ,  Samuel Weinstein ,  Stephan Wuensche

IPC分类号： G11C8/16

CPC分类号： G11C29/08 ,  G11C11/401 ,  G11C2029/1202

摘要： A DDR DRAM having a test mode and an operational mode and a method for testing the DDR DRAM. The method includes in the order recited: (a) placing the DDR DRAM in test mode; (b) issuing a bank activate command to select and bring up a wordline selected for write of the DDR DRAM; (c) writing with auto-precharge, a test pattern to cells of the DDR DRAM; (d) repeating steps (b) and (c) until all wordlines for write have been selected; (e) issuing a bank activate command to select and bring up a wordline selected for read of the DDR DRAM; (f) reading with auto-precharge, the stored test pattern from cells of the DDR DRAM; and (g) repeating steps (e) and (f) until all wordlines for read have been selected.

摘要翻译： 具有测试模式和操作模式的DDR DRAM以及用于测试DDR DRAM的方法。 该方法包括以下顺序：（a）将DDR DRAM置于测试模式; （b）发行银行激活命令以选择并提出选择用于写入DDR DRAM的字线; （c）使用自动预充电写入测试图案到DDR DRAM的单元; （d）重复步骤（b）和（c），直到选择了写入的所有字线为止; （e）发行银行激活命令，选择并提出选择用于读取DDR DRAM的字线; （f）使用自动预充电读取存储的DDR DRAM单元的测试图形; 和（g）重复步骤（e）和（f），直到所有读取的字线都被选择为止。