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    DISPLAY DRIVER
    3.
    发明申请
    DISPLAY DRIVER 审中-公开
    显示驱动器

    公开(公告)号：US20080316167A1

    公开(公告)日：2008-12-25

    申请号：US12134726

    申请日：2008-06-06

    申请人： Yoshiki KUROKAWA ,  Yukari Katayama ,  Yasuyuki Kudo ,  Akihito Akai ,  Goki Toshima ,  Akihisa Aoyama

    发明人： Yoshiki KUROKAWA ,  Yukari Katayama ,  Yasuyuki Kudo ,  Akihito Akai ,  Goki Toshima ,  Akihisa Aoyama

    IPC分类号： G09G3/36

    CPC分类号： G09G3/3406 ,  G09G3/3611 ,  G09G2320/064 ,  G09G2320/0646 ,  G09G2320/066 ,  G09G2330/021 ,  G09G2360/16

    摘要： A display driver driving a display panel according to inputted display data comprises: a first circuit changing brightness of a display image by conversion of the display data based on a first reference value and a second reference value, the first reference value being a display data value at a first position in an upper part of a histogram of the inputted display data, and the second reference value being a display data value at a second position in a lower portion of the histogram; a second circuit changing brightness of a illuminating device illuminating the display panel based on the first reference value; and a control circuit performing a processing of making the brightness of the display image high by the first circuit and a processing of making the brightness of the illuminating device low by the second circuit in correlation with the brightness of the display image.

    摘要翻译： 根据输入的显示数据驱动显示面板的显示驱动器包括：第一电路，通过基于第一参考值和第二参考值转换显示数据来改变显示图像的亮度，第一参考值是显示数据值 在输入的显示数据的直方图的上部的第一位置处，并且第二参考值是在直方图的下部的第二位置处的显示数据值; 基于第一参考值改变照明显示面板的照明装置的亮度的第二电路; 以及控制电路，执行通过第一电路使显示图像的亮度变高的处理，以及通过与显示图像的亮度相关地将第二电路的照明装置的亮度降低的处理。

    Semiconductor memory device
    6.
    发明授权
    Semiconductor memory device 有权
    半导体存储器件

    公开(公告)号：US07254068B2

    公开(公告)日：2007-08-07

    申请号：US11375060

    申请日：2006-03-15

    申请人： Hiroki Ueno ,  Takashi Akioka ,  Kinya Mitsumoto ,  Akihisa Aoyama ,  Masao Shinozaki

    发明人： Hiroki Ueno ,  Takashi Akioka ,  Kinya Mitsumoto ,  Akihisa Aoyama ,  Masao Shinozaki

    IPC分类号： G11C7/00

    CPC分类号： G11C5/063 ,  G11C7/02 ,  G11C7/1048 ,  G11C7/18 ,  G11C11/419 ,  H01L27/11

    摘要： Parasitic capacitances formed between bit lines to which signals are to be read out of memory cells and a signal transmission line arranged above them are to be reduced. Second complementary global bit lines for transmitting data read out of memory cells MC via complementary bit lines are arranged above a memory cell array. Each second global bit line is so arranged that a triangle having as its vertexes the center of the section of one of the complementary bit lines, that of the section of the other and that of the section of the second global bit line arranged directly above these complementary bit lines be an isosceles triangle.

    摘要翻译： 为了减少在存储单元读出信号的位线和布置在其上方的信号传输线之间形成的寄生电容。 用于通过互补位线传送从存储单元MC读出的数据的第二互补全局位线布置在存储单元阵列的上方。 每个第二全局位线被布置成使得具有顶点为互补位线之一的部分的中心的三角形，另一个的另一个的部分的中心和第二全局位线的截面的中心位于这些 互补位线是一个等腰三角形。

    Semiconductor memory device
    8.
    发明授权
    Semiconductor memory device 有权
    半导体存储器件

    公开(公告)号：US06856559B2

    公开(公告)日：2005-02-15

    申请号：US10637549

    申请日：2003-08-11

    申请人： Hiroki Ueno ,  Takashi Akioka ,  Kinya Mitsumoto ,  Akihisa Aoyama ,  Masao Shinozaki

    发明人： Hiroki Ueno ,  Takashi Akioka ,  Kinya Mitsumoto ,  Akihisa Aoyama ,  Masao Shinozaki

    IPC分类号： G11C11/41 ,  G11C7/10 ,  G11C7/18 ,  G11C11/419 ,  H01L21/8244 ,  H01L27/11 ,  G11C7/00

    CPC分类号： G11C5/063 ,  G11C7/02 ,  G11C7/1048 ,  G11C7/18 ,  G11C11/419 ,  H01L27/11

    摘要： Parasitic capacitances formed between bit lines to which signals are to be read out of memory cells and a signal transmission line arranged above them are to be reduced. Second complementary global bit lines for transmitting data read out of memory cells MC via complementary bit lines are arranged above a memory cell array. Each second global bit line is so arranged that a triangle having as its vertexes the center of the section of one of the complementary bit lines, that of the section of the other and that of the section of the second global bit line arranged directly above these complementary bit lines be an isosceles triangle.

    摘要翻译： 为了减少在存储单元读出信号的位线和布置在其上方的信号传输线之间形成的寄生电容。 用于通过互补位线传送从存储单元MC读出的数据的第二互补全局位线布置在存储单元阵列的上方。 每个第二全局位线被布置成使得具有顶点为互补位线之一的部分的中心的三角形，另一个的另一个的部分的中心和第二全局位线的部分的直线布置在其上方 互补位线是一个等腰三角形。