公开(公告)号：US08537605B2

公开(公告)日：2013-09-17

申请号：US12867437

申请日：2009-02-09

申请人： Takumi Mikawa ,  Yoshio Kawashima ,  Koji Arita ,  Takeki Ninomiya

发明人： Takumi Mikawa ,  Yoshio Kawashima ,  Koji Arita ,  Takeki Ninomiya

IPC分类号： G11C11/14

CPC分类号： H01L27/101 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1675

摘要： A nonvolatile semiconductor memory device (100) comprises a substrate (102) provided with a transistor (101); a first interlayer insulating layer (103) formed over the substrate to cover the transistor; a first contact plug (104) formed in the first interlayer insulating layer and electrically connected to either of a drain electrode (101a) or a source electrode (101b) of the transistor, and a second contact plug (105) formed in the first interlayer insulating layer and electrically connected to the other of the drain electrode or the source electrode of the transistor; a resistance variable layer (106) formed to cover a portion of the first contact plug; a first wire (107) formed on the resistance variable layer; and a second wire (108) formed to cover a portion of the second contact plug; an end surface of the resistance variable layer being coplanar with an end surface of the first wire.

摘要翻译： 非易失性半导体存储器件（100）包括设置有晶体管（101）的衬底（102）; 形成在所述衬底上以覆盖所述晶体管的第一层间绝缘层（103） 形成在所述第一层间绝缘层中并电连接到所述晶体管的漏电极（101a）或源电极（101b）中的任一个的第一接触插塞（104）和形成在所述第一中间层 绝缘层并与晶体管的漏电极或源电极中的另一个电连接; 形成为覆盖所述第一接触插塞的一部分的电阻变化层（106） 形成在电阻变化层上的第一线（107） 以及形成为覆盖所述第二接触插塞的一部分的第二线（108） 所述电阻变化层的端面与所述第一线的端面共面。

公开(公告)号：US20130140515A1

公开(公告)日：2013-06-06

申请号：US13810840

申请日：2012-02-22

申请人： Yoshio Kawashima ,  Takumi Mikawa ,  Ichirou Takahashi

发明人： Yoshio Kawashima ,  Takumi Mikawa ,  Ichirou Takahashi

IPC分类号： H01L45/00

CPC分类号： H01L45/1608 ,  H01L27/2418 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/146 ,  H01L45/1675

摘要： A method of manufacturing a nonvolatile memory element, the method including: forming a first lower electrode layer, a current steering layer, and a first upper electrode layer; forming a second lower electrode layer, a variable resistance layer, and a second upper electrode layer on the first upper electrode layer; patterning the second upper electrode layer, the variable resistance layer, and the lower electrode layer; patterning the first upper electrode layer, the current steering layer, and first lower electrode layer to form a current steering element, using the second lower electrode layer as a mask by use of etching which is performed on the second lower electrode layer at an etching rate lower than at least etching rates at which the second upper electrode layer and the variable resistance layer are etched; and forming a variable resistance element which has an area smaller than the area of the current steering element.

摘要翻译： 一种制造非易失性存储元件的方法，所述方法包括：形成第一下电极层，电流引导层和第一上电极层; 在所述第一上电极层上形成第二下电极层，可变电阻层和第二上电极层; 图案化第二上电极层，可变电阻层和下电极层; 对第一上电极层，电流引导层和第一下电极层进行构图，以形成电流导向元件，使用第二下电极层作为掩模，以蚀刻速率在第二下电极层上进行蚀刻 低于至少蚀刻第二上电极层和可变电阻层的蚀刻速率; 以及形成面积小于当前操舵元件面积的可变电阻元件。

公开(公告)号：US08445883B2

公开(公告)日：2013-05-21

申请号：US13126975

申请日：2009-07-16

申请人： Atsushi Himeno ,  Takumi Mikawa ,  Yoshio Kawashima

发明人： Atsushi Himeno ,  Takumi Mikawa ,  Yoshio Kawashima

IPC分类号： H01L29/02

CPC分类号： H01L27/0688 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/146 ,  H01L45/1683

摘要： A nonvolatile semiconductor memory device which can achieve miniaturization and a larger capacity in a cross-point structure in which memory cells are formed inside contact holes at cross points of word lines and bit lines, respectively, and a manufacturing method thereof are provided. A nonvolatile semiconductor memory device comprises a substrate; a plurality of stripe-shaped lower copper wires (70) formed on the substrate; an interlayer insulating layer (76) formed on the substrate provided with the lower copper wires (70), a plurality of contact holes penetrating interlayer insulating layer (76) to surfaces of the lower copper wires (70), respectively; electrode seed layers (77) and precious metal electrode layers (78) formed only at bottoms of the contact holes, respectively; resistance variable layers (73) filled into the contact holes such that the resistance variable layers are connected to the precious metal electrode layers (73), respectively; a plurality of stripe-shaped upper copper wires (74) connected to the resistance variable layers (73), respectively, and cross the lower copper wires (70), respectively, and the electrode seed layers (77) and the precious metal electrode layers (78) are formed by selective growth plating.

摘要翻译： 提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件分别在字线和位线的交叉点处的接触孔内部形成存储单元的交叉点结构中的小型化和较大容量。 非易失性半导体存储器件包括衬底; 形成在所述基板上的多个条状下部铜线（70） 形成在设置有下铜线（70）的基板上的层间绝缘层（76），分别向下铜线（70）的表面贯穿层间绝缘层（76）的多个接触孔; 电极种子层（77）和仅在接触孔的底部形成的贵金属电极层（78）; 电阻变化层（73）填充到接触孔中，使得电阻变化层分别连接到贵金属电极层（73）; 分别连接到电阻变化层（73）的多个条状上部铜线（74），分别与下部铜线（70）交叉，电极种子层（77）和贵金属电极层 （78）通过选择性生长电镀形成。

公开(公告)号：US08389972B2

公开(公告)日：2013-03-05

申请号：US13129215

申请日：2010-09-13

申请人： Takumi Mikawa ,  Yoshio Kawashima

发明人： Takumi Mikawa ,  Yoshio Kawashima

IPC分类号： H01L29/02

CPC分类号： H01L45/04 ,  H01L27/101 ,  H01L27/2409 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1625 ,  H01L45/1675

摘要： To realize miniaturization and increased capacity of memories by lowering break voltage for causing resistance change and suppressing variation in break voltage.The nonvolatile memory device (10) in the present invention includes: a lower electrode (105) formed above a substrate (100); a first variable resistance layer (106a) formed above the lower electrode (105) and comprising a transitional metal oxide; a second variable resistance layer (106b) formed above the first variable resistance layer (106a) and comprising a transitional metal oxide having higher oxygen content than the transitional metal oxide of the first variable resistance layer (106a); and an upper electrode (107) formed above the second variable resistance layer (106b), wherein a step (106ax) is formed in an interface between the first variable is resistance layer (106a) and the second variable resistance layer (106b). The second variable resistance layer (106b) is formed covering the step (106ax) and has a bend (106bx) above the step (106ax).

摘要翻译： 通过降低断开电压以实现电阻变化并抑制断开电压的变化来实现存储器的小型化和增加的容量。 本发明的非易失性存储器件（10）包括：形成在衬底（100）上方的下电极（105）; 形成在所述下电极（105）上方并且包含过渡金属氧化物的第一可变电阻层（106a） 形成在第一可变电阻层（106a）上方的第二可变电阻层（106b），并且包括具有比第一可变电阻层（106a）的过渡金属氧化物高的氧含量的过渡金属氧化物; 以及形成在所述第二可变电阻层（106b）上方的上电极（107），其中在所述第一可变电阻层（106a）和所述第二可变电阻层（106b）之间的界面中形成台阶（106ax）。 第二可变电阻层（106b）被形成为覆盖台阶（106ax）并且在台阶（106ax）上方具有弯曲部（106bx）。

公开(公告)号：US08344345B2

公开(公告)日：2013-01-01

申请号：US12810667

申请日：2008-12-26

申请人： Takumi Mikawa ,  Yoshio Kawashima ,  Ryoko Miyanaga

发明人： Takumi Mikawa ,  Yoshio Kawashima ,  Ryoko Miyanaga

IPC分类号： H01L29/02

CPC分类号： H01L27/1021 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1633

摘要： A first wire layer (19) including first memory wires (12) is connected to a second wire layer (20) including second memory wires (17) via first contacts (21) penetrating a first interlayer insulating layer (13). The first wire layer (13) is connected to and led out to upper wires (22) via second contacts (26) connected to the second wire layer (20) and penetrating the second interlayer insulating layer (18). The first contacts (21) penetrate semiconductor layer (17b) or insulator layer (17c) of the second wire layer (20).

摘要翻译： 包括第一存储器线（12）的第一布线层（19）通过穿过第一层间绝缘层（13）的第一触点（21）连接到包括第二存储器布线（17）的第二布线层（20）。 第一导线层（13）经由连接到第二导线层（20）并穿过第二层间绝缘层（18）的第二触点（26）连接并引出到上导线（22）。 第一触点（21）穿透第二导线层（20）的半导体层（17b）或绝缘体层（17c）。

公开(公告)号：US20110220862A1

公开(公告)日：2011-09-15

申请号：US13128575

申请日：2010-07-12

申请人： Koji Arita ,  Takumi Mikawa ,  Atsushi Himeno ,  Yoshio Kawashima ,  Kenji Tominaga

发明人： Koji Arita ,  Takumi Mikawa ,  Atsushi Himeno ,  Yoshio Kawashima ,  Kenji Tominaga

IPC分类号： H01L45/00 ,  H01L21/02

CPC分类号： H01L27/2409 ,  H01L27/2418 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1666 ,  H01L45/1675

摘要： A resistance variable element (100) used in a through-hole cross-point structure memory device, according to the present invention, and a resistance variable memory device including the resistance variable element, includes a substrate (7) and an interlayer insulating layer (3) formed on the substrate, and have a configuration in which a through-hole (4) is formed to penetrate the interlayer insulating layer, a first resistance variable layer (2) comprising transition metal oxide is formed outside the through-hole, a second resistance variable layer (5) comprising transition metal oxide is formed inside the through-hole, the first resistance variable layer is different in resistivity from the second resistance variable layer, and the first resistance variable layer and the second resistance variable layer are in contact with each other only in an opening (20) of the through-hole which is closer to the substrate.

摘要翻译： 在根据本发明的通孔交叉点结构存储装置中使用的电阻可变元件（100）和包括电阻可变元件的电阻变化存储装置包括基板（7）和层间绝缘层（ 3），并且具有形成贯通层间绝缘层的通孔（4）的构造，在通孔的外侧形成有包含过渡金属氧化物的第一电阻变化层（2）， 在通孔内形成有包含过渡金属氧化物的第二电阻变化层（5），第一电阻变化层的电阻率与第二电阻变化层不同，第一电阻变化层和第二电阻变化层接触 彼此仅在更靠近基板的通孔的开口（20）中。

公开(公告)号：US20110220861A1

公开(公告)日：2011-09-15

申请号：US13126975

申请日：2009-07-16

申请人： Atsushi Himeno ,  Takumi Mikawa ,  Yoshio Kawashima

发明人： Atsushi Himeno ,  Takumi Mikawa ,  Yoshio Kawashima

IPC分类号： H01L47/00 ,  H01L21/02

CPC分类号： H01L27/0688 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/146 ,  H01L45/1683

摘要： A nonvolatile semiconductor memory device which can achieve miniaturization and a larger capacity in a cross-point structure in which memory cells are formed inside contact holes at cross points of word lines and bit lines, respectively, and a manufacturing method thereof are provided. A nonvolatile semiconductor memory device comprises a substrate; a plurality of stripe-shaped lower copper wires (70) formed on the substrate; an interlayer insulating layer (76) formed on the substrate provided with the lower copper wires (70), a plurality of contact holes penetrating interlayer insulating layer (76) to surfaces of the lower copper wires (70), respectively; electrode seed layers (77) and precious metal electrode layers (78) formed only at bottoms of the contact holes, respectively; resistance variable layers (73) filled into the contact holes such that the resistance variable layers are connected to the precious metal electrode layers (73), respectively; a plurality of stripe-shaped upper copper wires (74) connected to the resistance variable layers (73), respectively, and cross the lower copper wires (70), respectively, and the electrode seed layers (77) and the precious metal electrode layers (78) are formed by selective growth plating.

摘要翻译： 提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件分别在字线和位线的交叉点处的接触孔内部形成存储单元的交叉点结构中的小型化和较大容量。 非易失性半导体存储器件包括衬底; 形成在所述基板上的多个条状下部铜线（70） 形成在设置有下铜线（70）的基板上的层间绝缘层（76），分别向下铜线（70）的表面贯穿层间绝缘层（76）的多个接触孔; 电极种子层（77）和仅在接触孔的底部形成的贵金属电极层（78）; 电阻变化层（73）填充到接触孔中，使得电阻变化层分别连接到贵金属电极层（73）; 分别连接到电阻变化层（73）的多个条状上部铜线（74），并分别与下部铜线（70）交叉，电极种子层（77）和贵金属电极层 （78）通过选择性生长电镀形成。

公开(公告)号：US20090014710A1

公开(公告)日：2009-01-15

申请号：US12281034

申请日：2007-03-06

申请人： Yoshio Kawashima ,  Takeshi Takagi ,  Takumi Mikawa ,  Zhiqiang Wei

发明人： Yoshio Kawashima ,  Takeshi Takagi ,  Takumi Mikawa ,  Zhiqiang Wei

IPC分类号： H01L45/00

CPC分类号： H01L27/101 ,  H01L27/2409 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1658 ,  H01L45/1675

摘要： A lower electrode layer 2, an upper electrode layer 4 formed above the lower electrode layer 2, and a metal oxide thin film layer 3 formed between the lower electrode layer 2 and the upper electrode layer 4 are provided. The metal oxide thin film layer 3 includes a first region 3a whose value of resistance increases or decreases by an electric pulse that is applied between the lower electrode layer 2 and the upper electrode layer 4 and a second region 3b arranged around the first region 3a and having a larger content of oxygen than the first region 3a, wherein the lower and upper electrode layers 2 and 4 and at least a part of the first region 3a are arranged so as to overlap as viewed from the direction of the thickness of the first region 3a.

摘要翻译： 设置下电极层2，形成在下电极层2上的上电极层4和形成在下电极层2和上电极层4之间的金属氧化物薄膜层3。 金属氧化物薄膜层3包括第一区域3a，其第一区域3a的电阻值通过施加在下电极层2和上电极层4之间的电脉冲和围绕第一区域3a布置的第二区域3b而增大或减小，以及 具有比第一区域3a更大的氧含量，其中下电极层2和上电极层4以及第一区域3a的至少一部分从第一区域的厚度方向观察而重叠 3a。

公开(公告)号：US08481990B2

公开(公告)日：2013-07-09

申请号：US13375027

申请日：2011-03-07

申请人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

发明人： Yoshio Kawashima ,  Takumi Mikawa ,  Yukio Hayakawa

IPC分类号： H01L47/00

CPC分类号： H01L45/146 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675

摘要： A variable resistance nonvolatile memory element capable of suppressing a variation in resistance values is provided. A nonvolatile memory element according to the present invention includes: a silicon substrate (11); a lower electrode layer (102) formed on the silicon substrate (11); a variable resistance layer formed on the lower electrode layer (102); an upper electrode layer (104) formed on the variable resistance layer; a second interlayer insulating layer (19) formed to directly cover at least side surfaces of the lower electrode layer (102) and the variable resistance layer; a stress buffering region layer (105) for buffering a stress on the upper electrode layer (104), the stress buffering region layer being formed to directly cover at least an upper surface and side surfaces of the upper electrode layer (104) and comprising a material having a stress smaller than a stress of an insulating layer used as the second interlayer insulating layer (19); a second contact (16) extending to the upper electrode layer (104); and a wiring pattern (18) connected to the second contact (16).

摘要翻译： 提供了能够抑制电阻值变化的可变电阻非易失性存储元件。 根据本发明的非易失性存储元件包括：硅衬底（11）; 形成在所述硅衬底（11）上的下电极层（102）; 形成在所述下电极层（102）上的可变电阻层; 形成在所述可变电阻层上的上电极层（104） 形成为直接覆盖下电极层（102）和可变电阻层的至少侧面的第二层间绝缘层（19） 用于缓冲上电极层（104）上的应力的应力缓冲区层（105），所述应力缓冲区层形成为直接覆盖上电极层（104）的上表面和侧表面，并包括 具有小于用作第二层间绝缘层（19）的绝缘层的应力的应力的材料; 延伸到上电极层（104）的第二触点（16）; 以及连接到第二触点（16）的布线图案（18）。

公开(公告)号：US20130149815A1

公开(公告)日：2013-06-13

申请号：US13810465

申请日：2012-09-10

申请人： Hideaki Murase ,  Takumi Mikawa ,  Yoshio Kawashima ,  Atsushi Himeno

发明人： Hideaki Murase ,  Takumi Mikawa ,  Yoshio Kawashima ,  Atsushi Himeno

IPC分类号： H01L45/00

CPC分类号： H01L45/16 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1675

摘要： A method of manufacturing a nonvolatile memory element includes: forming a first conductive film above a substrate; forming, above the first conductive film, a first metal oxide layer and a second metal oxide layer having different degrees of oxygen deficiency and a second conductive film; forming a second electrode by patterning the second conductive film; forming a variable resistance layer by patterning the first metal oxide layer and the second metal oxide layer; removing a side portion of the variable resistance layer in a surface parallel to a main surface of the substrate to a position that is further inward than an edge of the second electrode; and forming a first electrode by patterning the first conductive film after or during the removing.

摘要翻译： 一种制造非易失性存储元件的方法包括：在衬底上形成第一导电膜; 在第一导电膜上方形成具有不同程度的氧缺陷的第一金属氧化物层和第二金属氧化物层和第二导电膜; 通过图案化第二导电膜形成第二电极; 通过图案化第一金属氧化物层和第二金属氧化物层来形成可变电阻层; 将平行于所述基板的主表面的表面中的所述可变电阻层的侧部移除到比所述第二电极的边缘更靠内侧的位置; 以及通过在去除之后或期间对第一导电膜进行图案化而形成第一电极。