公开(公告)号：US08431453B2

公开(公告)日：2013-04-30

申请号：US13077358

申请日：2011-03-31

申请人： Yu-Lien Huang ,  Chia-Pin Lin ,  Sheng-Hsiung Wang ,  Fan-Yi Hsu ,  Chun-Liang Tai

发明人： Yu-Lien Huang ,  Chia-Pin Lin ,  Sheng-Hsiung Wang ,  Fan-Yi Hsu ,  Chun-Liang Tai

IPC分类号： H01L21/338

CPC分类号： H01L27/088 ,  H01L29/513 ,  H01L29/66545

摘要： The embodiments of methods and structures disclosed herein provide mechanisms of performing doping an inter-level dielectric film, ILD0, surrounding the gate structures with a dopant to reduce its etch rates during the processes of removing dummy gate electrode layer and/or gate dielectric layer for replacement gate technologies. The ILD0 film may be doped with a plasma doping process (PLAD) or an ion beam process. Post doping anneal is optional.

摘要翻译： 本文公开的方法和结构的实施例提供了利用掺杂剂围绕栅极结构进行掺杂层间电介质膜ILD0的机制，以在去除伪栅极电极层和/或栅极电介质层的过程中降低其蚀刻速率 替换门技术。 可以用等离子体掺杂工艺（PLAD）或离子束工艺来掺杂ILD0膜。 后掺杂退火是可选的。

公开(公告)号：US08877602B2

公开(公告)日：2014-11-04

申请号：US13156939

申请日：2011-06-09

申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

IPC分类号： H01L21/76 ,  H01L21/762

CPC分类号： H01L21/76229

摘要： The embodiments described provide mechanisms for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

摘要翻译： 所描述的实施例提供了用碳掺杂STI中的氧化物的机制，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。

公开(公告)号：US20070190730A1

公开(公告)日：2007-08-16

申请号：US11352588

申请日：2006-02-13

申请人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636

摘要： A method for improving uniformity of stressors of MOS devices is provided. The method includes forming a gate dielectric over a semiconductor substrate, forming a gate electrode on the gate dielectric, forming a spacer on respective sidewalls of the gate electrode and the gate dielectric, forming a recess in the semiconductor adjacent the spacer, and depositing SiGe in the recess to form a SiGe stressor. The method further includes etching the SiGe stressor to improve the uniformity of SiGe stressors.

摘要翻译： 提供了一种改善MOS器件的应力源均匀性的方法。 该方法包括在半导体衬底上形成栅极电介质，在栅极电介质上形成栅电极，在栅电极和栅极电介质的相应侧壁上形成间隔物，在邻近间隔物的半导体中形成凹陷，并将SiGe沉积在 凹陷形成SiGe应激源。 该方法还包括蚀刻SiGe应力器以改善SiGe应力的均匀性。

公开(公告)号：US20070013070A1

公开(公告)日：2007-01-18

申请号：US11159709

申请日：2005-06-23

申请人： Mong Liang ,  Hun-Jan Tao ,  Jim Huang ,  Ling-Yen Yeh ,  Yu-Lien Huang

发明人： Mong Liang ,  Hun-Jan Tao ,  Jim Huang ,  Ling-Yen Yeh ,  Yu-Lien Huang

IPC分类号： H01L23/52

CPC分类号： H01L21/02123 ,  H01L21/3185 ,  H01L27/10894 ,  H01L27/11

摘要： Novel etch stop layers for semiconductor devices and methods of forming thereof are disclosed. In one embodiment, an etch stop layer comprises tensile or compressive stress. In another embodiments, etch stop layers are formed having a first thickness in a first region of a workpiece and at least one second thickness in a second region of a workpiece, wherein the at least one second thickness is different than the first thickness. The etch stop layer may be thicker over top surfaces than over sidewall surfaces. The etch stop layer may be thicker over widely-spaced feature regions and thinner over closely-spaced feature regions.

摘要翻译： 公开了用于半导体器件的新型蚀刻停止层及其形成方法。 在一个实施例中，蚀刻停止层包括拉伸或压缩应力。 在另一个实施例中，在工件的第一区域中形成具有第一厚度并且在工件的第二区域中具有至少一个第二厚度的蚀刻停止层，其中至少一个第二厚度不同于第一厚度。 蚀刻停止层可以在顶表面上比在侧壁表面上更厚。 蚀刻停止层可以在宽间隔的特征区域上更厚，并且在紧密间隔的特征区域上更薄。

公开(公告)号：US07160800B2

公开(公告)日：2007-01-09

申请号：US10905517

申请日：2005-01-07

申请人： Zhen-Cheng Wu ,  Cheng-Hung Chang ,  Yu-Lien Huang ,  Shwang-Ming Cheng

发明人： Zhen-Cheng Wu ,  Cheng-Hung Chang ,  Yu-Lien Huang ,  Shwang-Ming Cheng

IPC分类号： H01L21/4763 ,  H01L23/48

CPC分类号： H01L21/76888 ,  H01L21/3003 ,  H01L29/665

摘要： Disclosed herein are various embodiments of semiconductor devices and related methods of manufacturing a semiconductor device. In one embodiment, a method includes providing a semiconductor substrate and forming a metal silicide on the semiconductor substrate. In addition, the method includes treating an exposed surface of the metal silicide with a hydrogen/nitrogen-containing compound to form a treated layer on the exposed surface, where the composition of the treated layer hinders oxidation of the exposed surface. The method may then further include depositing a dielectric layer over the treated layer and the exposed surface of the metal silicide.

摘要翻译： 这里公开了半导体器件的各种实施例和制造半导体器件的相关方法。 在一个实施例中，一种方法包括提供半导体衬底并在半导体衬底上形成金属硅化物。 此外，该方法包括用含氢/氮化合物处理金属硅化物的暴露表面以在暴露表面上形成处理层，其中处理层的组成阻碍了暴露表面的氧化。 该方法可以进一步包括在经处理的层和金属硅化物的暴露表面上沉积介电层。

公开(公告)号：US08592915B2

公开(公告)日：2013-11-26

申请号：US13012948

申请日：2011-01-25

申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

IPC分类号： H01L29/76

CPC分类号： H01L21/76237 ,  H01L21/02321 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/76224

摘要： The embodiments described provide methods and structures for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

摘要翻译： 所描述的实施例提供了用碳掺杂氧化物的方法和结构，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。

公开(公告)号：US20130270628A1

公开(公告)日：2013-10-17

申请号：US13446375

申请日：2012-04-13

申请人： Yu-Lien Huang ,  Meng-Chun Chang

发明人： Yu-Lien Huang ,  Meng-Chun Chang

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7834 ,  H01L29/7848

摘要： The present disclosure relates to a device and method for strain inducing or high mobility channel replacement in a semiconductor device. The semiconductor device is configured to control current from a source to a drain through a channel region by use of a gate. A strain inducing or high mobility layer produced in the channel region between the source and drain can result in better device performance compared to Si, faster devices, faster data transmission, and is fully compatible with the current semiconductor manufacturing infrastructure.

摘要翻译： 本公开涉及用于半导体器件中的应变诱导或高迁移率信道替换的装置和方法。 半导体器件被配置为通过使用栅极通过沟道区域控制从源极到漏极的电流。 在源极和漏极之间的沟道区域中产生的应变诱导或高迁移率层可以产生与Si相比更快的器件性能，更快的器件，更快的数据传输，并且与当前的半导体制造基础设施完全兼容。

公开(公告)号：US08187928B2

公开(公告)日：2012-05-29

申请号：US12886713

申请日：2010-09-21

申请人： De-Wei Yu ,  Chun Hsiung Tsai ,  Yu-Lien Huang ,  Chien-Tai Chan ,  Wen-Sheh Huang

发明人： De-Wei Yu ,  Chun Hsiung Tsai ,  Yu-Lien Huang ,  Chien-Tai Chan ,  Wen-Sheh Huang

IPC分类号： H01L21/00 ,  H01L27/108

CPC分类号： H01L29/66803 ,  H01L21/2236 ,  H01L21/2253 ,  H01L29/7848

摘要： A method of forming an integrated circuit includes forming a gate structure over a substrate. A plasma doping (PLAD) process is performed to at least a portion of the substrate that is adjacent to the gate structure. The doped portion of the substrate is annealed in an ambient with an oxygen-containing chemical.

摘要翻译： 形成集成电路的方法包括在衬底上形成栅极结构。 对与栅极结构相邻的衬底的至少一部分进行等离子体掺杂（PLAD）处理。 衬底的掺杂部分在含氧化学物质的环境中退火。

公开(公告)号：US07834389B2

公开(公告)日：2010-11-16

申请号：US11763566

申请日：2007-06-15

申请人： Yu-Lien Huang ,  Yi-Chen Huang ,  Jim Cy Huang ,  Weng Chang ,  Hun-Jan Tao

发明人： Yu-Lien Huang ,  Yi-Chen Huang ,  Jim Cy Huang ,  Weng Chang ,  Hun-Jan Tao

IPC分类号： H01L29/788

CPC分类号： H01L21/823425 ,  H01L21/823468 ,  Y10S438/981

摘要： Provided is a semiconductor device including a substrate. A gate formed on the substrate. The gate includes a sidewall. A spacer formed on the substrate and adjacent the sidewall of the gate. The spacer has a substantially triangular geometry. A contact etch stop layer (CESL) is formed on the first gate and the first spacer. The thickness of the CESL to the width of the first spacer is between approximately 0.625 and 16.

摘要翻译： 提供了包括基板的半导体器件。 形成在基板上的栅极。 门包括侧壁。 在衬底上形成并且邻近门的侧壁的间隔物。 间隔件具有基本上三角形的几何形状。 在第一栅极和第一间隔物上形成接触蚀刻停止层（CESL）。 CESL的厚度与第一间隔件的宽度在大约0.625和16之间。

公开(公告)号：US07276417B2

公开(公告)日：2007-10-02

申请号：US11320221

申请日：2005-12-28

申请人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L21/823878 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/7846

摘要： A method for forming stressors in a semiconductor substrate is provided. The method includes providing a semiconductor substrate including a first device region and a second device region, forming shallow trench isolation (STI) regions with a high-shrinkage dielectric material in the first and the second device regions wherein the STI regions define a first active region in the first device region and a second active region in the second device region, forming an insulation mask over the STI region and the first active region in the first device region wherein the insulation mask does not extend over the second device region, and performing a stress-tuning treatment to the semiconductor substrate. The first active region and second active region have tensile stress and compressive stress respectively. An NMOS and a PMOS device are formed on the first and second active regions, respectively.

摘要翻译： 提供了一种在半导体衬底中形成应力源的方法。 该方法包括提供包括第一器件区域和第二器件区域的半导体衬底，在第一和第二器件区域中形成具有高收缩介电材料的浅沟槽隔离（STI）区域，其中STI区域限定第一有源区域 在所述第一器件区域和所述第二器件区域中的第二有源区域中，在所述STI区域和所述第一器件区域中的所述第一有源区域上形成绝缘掩模，其中所述绝缘掩模不在所述第二器件区域上延伸，并执行 对半导体衬底进行应力调谐处理。 第一活性区和第二活性区分别具有拉伸应力和压应力。 分别在第一和第二有源区上形成NMOS和PMOS器件。