公开(公告)号：WO2009053961A3

公开(公告)日：2010-03-04

申请号：PCT/IL2008001228

申请日：2008-09-17

Applicant: DENSBITS TECHNOLOGIES LTD ,  WEINGARTEN HANAN ,  KATZ MICHAEL

Inventor： WEINGARTEN HANAN ,  KATZ MICHAEL

IPC: H04L12/28

CPC classification number: G06F11/1068 ,  G11C29/82 ,  G11C2029/0411

Abstract: A system and method for encoding information arriving from a host in order to store the coded information in flash memory, the method comprising encoding information arriving from a host for storage at a flash memory location including generating a number of redundancy bytes, the encoding proceeding at an encoding rate which is a function of the number of redundancy bytes generated, the encoding including determining an effective error rate, including an anticipated rate of expected reading errors, for the flash memory location; and selecting the encoding rate as a function of the effective error rate such that the number of redundancy bytes is sufficient to overcome the anticipated rate of expected reading errors with a predetermined degree of certainty.

Abstract translation: 一种用于编码从主机到达的信息以便将编码信息存储在闪速存储器中的信息的系统和方法，所述方法包括编码从主机到达的信息以在闪速存储器位置存储，包括生成多个冗余字节，编码步骤 所述编码速率是所生成的冗余字节数的函数，所述编码包括确定包括闪存存储器位置的预期读取错误的预期速率的有效错误率; 并且选择编码率作为有效错误率的函数，使得冗余字节的数量足以以预定的确定程度克服预期读取错误的预期速率。

公开(公告)号：WO2009134518A1

公开(公告)日：2009-11-05

申请号：PCT/US2009/034871

申请日：2009-02-23

Applicant: FREESCALE SEMICONDUCTOR INC. ,  MOYER, William C. ,  SCOTT, Jeffrey W.

Inventor： MOYER, William C. ,  SCOTT, Jeffrey W.

IPC: G11C29/42 ,  G06F11/14 ,  G11C7/00

CPC classification number: G06F11/1044 ,  G11C2029/0411

Abstract: A circuit (10) includes a memory (28, 16, or 26) having error correction, circuitry (30) which initiates a write operation to memory. When error correction is enabled and the write operation to the memory has the width of N bits, the write operation to the memory is performed in one access to the memory, and when error correction is enabled and the write operation to the memory has the width of M bits, where M bits is less than N bits, the write operation to the memory is performed in more than one access to the memory. In one example, the one access to the memory includes a write access to the memory, and the more than one access to the memory includes a read access to the memory and a write access to the memory.

Abstract translation: 电路（10）包括具有纠错的存储器（28,16或26），启动对存储器的写操作的电路（30）。 当启用纠错并且对存储器的写操作具有N位的宽度时，对存储器的写入操作在对存储器的一次访问中执行，并且当使能错误校正并且对存储器的写入操作具有宽度 的M位，其中M位小于N位，对存储器的写入操作在对存储器的多次访问中执行。 在一个示例中，对存储器的一次访问包括对存储器的写访问，并且对存储器的多个访问包括对存储器的读访问和对存储器的写访问。

公开(公告)号：WO2009116715A1

公开(公告)日：2009-09-24

申请号：PCT/KR2008/006190

申请日：2008-10-20

Applicant: SAMSUNG ELECTRONICS CO., LTD.

Inventor： YU, Donghun ,  CHO, Kyoung Lae ,  KANG, Dongku ,  CHAE, Dong Hyuk ,  KONG, Jun Jin

IPC: G11C16/34

CPC classification number: G11C16/26 ,  G06F11/1072 ,  G11C11/5628 ,  G11C11/5642 ,  G11C29/00 ,  G11C2029/0411 ,  G11C2211/5621

Abstract: Disclosed are a memory device and a memory data reading method. The memory device may include a multi-bit cell array, a threshold voltage detecting unit configured to detect first threshold voltage intervals including threshold voltages of multi-bit cells of the multi-bit cell array from among a plurality of threshold voltage intervals, a determination unit configured to determine data of a first bit layer based on the detected first threshold voltage intervals, and an error detection unit configured to detect an error bit of the data of the first bit layer. In this instance, the determination unit may determine data of a second bit layer using a second threshold voltage interval having a value of the first bit layer different from the detected error bit and being nearest to a threshold voltage of a multi-bit cell corresponding to the detected error bit.

Abstract translation: 公开了一种存储器件和存储器数据读取方法。 存储器件可以包括多位单元阵列，阈值电压检测单元，被配置为从多个阈值电压间隔中检测包括多位单元阵列的多位单元的阈值电压的第一阈值电压间隔， 单元，被配置为基于检测到的第一阈值电压间隔来确定第一位层的数据;以及错误检测单元，被配置为检测第一位层的数据的错误位。 在这种情况下，确定单元可以使用具有与检测到的错误位不同的第一位层的值的第二阈值电压间隔来确定第二位层的数据，并且最接近对应于多个位单元的阈值电压 检测到错误位。

公开(公告)号：WO2009110124A1

公开(公告)日：2009-09-11

申请号：PCT/JP2008/067577

申请日：2008-09-19

Applicant: Kabushiki Kaisha Toshiba ,  YAMAGA, Akira

Inventor： YAMAGA, Akira

IPC: H03M13/15 ,  G06F12/16 ,  G11C16/02 ,  G11C16/06 ,  G11C29/42

CPC classification number: H03M13/1545 ,  G06F11/1068 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/1555

Abstract: To provide a Chien search device and a Chien search method capable of performing a Chien search process at a high speed. The Chien search device calculates an error position at the time of correcting an error included in data read from a nonvolatile memory, and includes a first processing unit that performs a search process of an error position in at least one-bit unit to an error-correction area of input data, and a second processing unit that processes at one time plural bits in an non-error-correction-target area of the input data.

Abstract translation: 提供能够高速执行Chien搜索过程的Chien搜索设备和Chien搜索方法。 Chien搜索装置计算在从非易失性存储器读取的数据中包括的错误校正时的错误位置，并且包括第一处理单元，其以至少一个比特单位的错误位置进行错误检测处理， 输入数据的校正区域，以及在输入数据的无误差校正目标区域中一次处理多个比特的第二处理单元。

公开(公告)号：WO2009078006A2

公开(公告)日：2009-06-25

申请号：PCT/IL2008/001243

申请日：2008-09-17

Applicant: DENSBITS TECHNOLOGIES LTD. ,  WEINGARTEN, Hanan ,  LEVY, Shmuel ,  BAR, Ilan

Inventor： WEINGARTEN, Hanan ,  LEVY, Shmuel ,  BAR, Ilan

IPC: G06F12/02

CPC classification number: G11C16/10 ,  G06F11/1072 ,  G11C7/1006 ,  G11C11/5628 ,  G11C29/00 ,  G11C29/028 ,  G11C29/50 ,  G11C2029/0411 ,  G11C2029/5002

Abstract: A method and system for writing in flash memory, the system operative for, and the method comprising, writing data onto a plurality of logical pages characterized by a plurality of different probabilities of error respectively, the writing including encoding data intended for each of the plurality of physical pages using a redundancy code with a different code rate for each individual physical page, the code rate corresponding to the probability of error in the individual logical page.

Abstract translation: 一种写入闪速存储器的方法和系统，该系统的操作方法和方法包括：将数据分别写入多个不同的误差概率的多个逻辑页面上，该写入包括用于多个不同的错误概率的编码数据 的物理页面使用具有针对每个单独物理页面的不同代码率的冗余代码，该代码速率对应于各个逻辑页面中的错误概率。

公开(公告)号：WO2008057822A3

公开(公告)日：2008-12-31

申请号：PCT/US2007082831

申请日：2007-10-29

Applicant: SANDISK CORP ,  BRANDMAN YIGAL ,  CONLEY KEVIN M

Inventor： BRANDMAN YIGAL ,  CONLEY KEVIN M

IPC: G11C11/56

CPC classification number: G11C11/5642 ,  G11C2029/0411

Abstract: Data is read from a nonvolatile memory array using one or more read voltages that are adjusted during memory life. Programming target voltages and read voltages may be adjusted together over memory life to map memory states to an increasingly wide threshold window. Individual memory states are mapped to sub-ranges that are made wider, reducing errors.

Abstract translation: 使用在存储器寿命期间调整的一个或多个读取电压从非易失性存储器阵列读取数据。 编程目标电压和读取电压可以在存储器寿命中一起调整，以将存储器状态映射到越来越宽的阈值窗口。 单个内存状态映射到更广泛的子范围，从而减少错误。

公开(公告)号：WO2008057822A2

公开(公告)日：2008-05-15

申请号：PCT/US2007/082831

申请日：2007-10-29

Applicant: SANDISK CORPORATION ,  BRANDMAN, Yigal ,  CONLEY, Kevin, M.

Inventor： BRANDMAN, Yigal ,  CONLEY, Kevin, M.

IPC: G11C11/56

CPC classification number: G11C11/5642 ,  G11C2029/0411

Abstract: Data is read from a nonvolatile memory array using one or more read voltages that are adjusted during memory life. Programming target voltages and read voltages may be adjusted together over memory life to map memory states to an increasingly wide threshold window. Individual memory states are mapped to sub-ranges that are made wider, reducing errors.

Abstract translation: 使用在存储器寿命期间调整的一个或多个读取电压从非易失性存储器阵列读取数据。 编程目标电压和读取电压可以一起调整超过存储器寿命以将存储器状态映射到越来越宽的阈值窗口。 独立的内存状态被映射到变宽的子范围，从而减少错误。

公开(公告)号：WO2007084749A2

公开(公告)日：2007-07-26

申请号：PCT/US2007/001620

申请日：2007-01-19

Applicant: MARVELL WORLD TRADE LTD. ,  RAMAMOORTHY, Aditya ,  WU, Zining ,  SUTARDJA, Pantas

Inventor： RAMAMOORTHY, Aditya ,  WU, Zining ,  SUTARDJA, Pantas

IPC: G11C16/04

CPC classification number: G06F11/1068 ,  G06F11/1072 ,  G06F11/1666 ,  G06F2212/403 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/16 ,  G11C11/56 ,  G11C11/5621 ,  G11C16/10 ,  G11C27/005 ,  G11C29/00 ,  G11C2029/0411 ,  G11C2207/16 ,  G11C2211/562 ,  G11C2211/563 ,  H03M13/1177 ,  H03M13/1515

Abstract: A solid state non-volatile memory unit. The memory unit includes a multi-level solid state non-volatile memory array adapted to store data characterized by a first number of digital levels. The memory unit also includes an analog-to-digital converter having an input and an output. The input of the analog-to-digital converter is adapted to receive data from the multi-level solid state non-volatile memory array. The output of the analog-to-digital converter is adapted to output a digital signal characterized by a second number of digital levels greater than the first number of digital levels.

Abstract translation: 固态非易失性存储器单元。 存储单元包括适于存储以第一数量级数字表征的数据的多级固态非易失性存储器阵列。 存储器单元还包括具有输入和输出的模拟 - 数字转换器。 模拟 - 数字转换器的输入适于从多级固态非易失性存储器阵列接收数据。 模拟 - 数字转换器的输出适于输出特征在于数字电平大于第一数字电平数量的第二数字电平的数字信号。

公开(公告)号：WO2007046350A1

公开(公告)日：2007-04-26

申请号：PCT/JP2006/320610

申请日：2006-10-17

Applicant: 日本電気株式会社 ,  崎村 昇 ,  本田 雄士 ,  杉林 直彦

Inventor： 崎村 昇 ,  本田 雄士 ,  杉林 直彦

IPC: G11C29/42 ,  G11C11/15 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

CPC classification number: G11C11/16 ,  G06F11/1044 ,  G06F11/1076 ,  G11C11/1653 ,  G11C11/1673 ,  G11C11/1675 ,  G11C2029/0411 ,  G11C2211/5641

Abstract: 　本発明のＭＲＡＭの動作方法は、それぞれが複数のシンボルから構成され、各々のシンボルが複数のビットから構成され、更にシンボル単位での誤り訂正が可能な誤り訂正符号をメモリアレイに記憶する。当該動作方法では、各々のシンボルは互いに異なる参照セルを用いて読み出しが行われる。更に、ＭＲＡＭの動作方法では、入力されたアドレスに対応する前記誤り訂正符号を構成するデータセルの読み出しデータに訂正可能な誤りが検出された場合に、（Ａ）１ビットの誤りパターンである第１の誤りシンボルに対しては、その誤りビットに対応するデータセルのデータを訂正し、（Ｂ）複数ビットの誤りパターンである第２の誤りシンボルに対しては、第２の誤りシンボルの読み出しに使用された参照セルのデータを訂正する。

Abstract translation: MRAM操作方法在存储器阵列中存储由多个符号形成的纠错码，每个符号由多个位组成，并可在符号单元上校正。 在该操作方法中，通过使用不同的参考单元读出每个符号。 此外，在MRAM操作方法中，当在构成与输入地址相对应的纠错码的数据单元的读取数据中检测到可检测到的错误时，对于作为1位错误模式的第一错误符号，（A） 校正与错误位对应的数据单元中的数据; 和（B）对于作为多位错误模式的第二错误符号，校正用于读出第二错误符号的参考单元的数据。

公开(公告)号：WO01022232A1

公开(公告)日：2001-03-29

申请号：PCT/JP2000/006307

申请日：2000-09-14

IPC: G06F11/10 ,  G06F11/20 ,  G06F12/16

CPC classification number: G06F11/1666 ,  G06F11/1008 ,  G06F11/1048 ,  G06F11/1068 ,  G06F2201/88 ,  G11C29/42 ,  G11C29/76 ,  G11C2029/0411 ,  G11C2029/1208

Abstract: Conventionally it is difficult to judge whether the error, if occurs during read of a nonvolatile memory, is accidental or is the one that may occur frequently due to degradation. Consequently the alternate operation is conducted frequently, and the alternate is used upper, thereby shortening the device life. In a semiconductor storage according to the invention, an alternate operation to be conducted after deducing the cause of the error in the data read out of a nonvolatile memory on the basis of the number of corrections made in the past when the error is corrected or a data refreshing operation is selected. If any error occurs, the data is corrected and rewritten, and thereby accidental error recurrence is prevented. Data judged to have a high error recurrence frequency on the basis of the record of the number of error corrections has a high possibility of containing an error due to degradation, and hence an alternate operation is conducted.

Abstract translation: 通常，难以判断在非易失性存储器的读取期间发生的错误是否是意外的，或者是由于劣化可能频繁发生的错误。 因此，交替操作频繁进行，交替使用上，从而缩短设备寿命。 在根据本发明的半导体存储器中，根据在错误被校正过去所做的修正的数量，或者在错误被修正的基础上，在从非易失性存储器中读出的数据中导出错误的原因之后进行的替代操作 选择数据刷新操作。 如果发生任何错误，数据将被更正和重写，从而防止意外的错误复发。 基于误差校正次数的记录判断为具有高错误再现频率的数据具有包含由于劣化引起的误差的高可能性，因此进行替代操作。