公开(公告)号：WO2012165263A1

公开(公告)日：2012-12-06

申请号：PCT/JP2012/063219

申请日：2012-05-23

Applicant: 東京エレクトロン株式会社 ,  青山 真太郎 ,  井下田 真信 ,  袴田 隆宏 ,  藤野 豊 ,  北川 淳一 ,  秋山 浩二 ,  クラーク ロバート ,  竹山 環

Inventor： 青山　真太郎 ,  井下田　真信 ,  袴田　隆宏 ,  藤野　豊 ,  北川　淳一 ,  秋山　浩二 ,  クラーク　ロバート ,  竹山　環

IPC: H01L21/336 ,  C23C16/56 ,  H01L21/31 ,  H01L21/316 ,  H01L29/78

CPC classification number: H01L21/02181 ,  C23C16/401 ,  C23C16/405 ,  C23C16/56 ,  H01L21/02148 ,  H01L21/02321 ,  H01L21/02356 ,  H01L21/28211 ,  H01L29/517

Abstract: 　ゲート絶縁膜を半導体基板上に形成するゲート絶縁膜の形成方法は、ＣＶＤまたはＡＬＤにより半導体基板上に高誘電率膜を成膜する成膜工程と、成膜温度よりも低い温度で前記成膜した高誘電率膜にラジカル処理を施して改質する第１の改質工程と、第１の改質工程で成膜された高誘電率膜に対して熱処理を施して結晶化する第２の改質工程とを有する。

Abstract translation: 一种在半导体衬底上形成栅绝缘膜的栅极绝缘膜的形成方法，包括：使用CVD或ALD在半导体衬底上形成高电介质膜的成膜步骤; 在低于成膜温度的温度下对所形成的高电介质膜进行径向处理和改性的第一改进步骤; 以及对在第一改质工序中形成的高电介质膜进行热处理并引起结晶的第二改质工序。

公开(公告)号：WO2011132556A1

公开(公告)日：2011-10-27

申请号：PCT/JP2011/058956

申请日：2011-04-05

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  YAMAZAKI, Shunpei

Inventor： YAMAZAKI, Shunpei

IPC: H01L29/786 ,  C23C14/34 ,  G02F1/1368 ,  H01L21/336 ,  H01L21/363 ,  H01L51/50 ,  H05B33/14

CPC classification number: H01L29/66969 ,  H01L21/02321 ,  H01L27/1225 ,  H01L29/7869

Abstract: In a manufacturing process of a bottom-gate transistor including an oxide semiconductor film, dehydration or dehydrogenation through heat treatment and oxygen doping treatment are performed. A transistor including an oxide semiconductor film subjected to dehydration or dehydrogenation through heat treatment and oxygen doping treatment can be a highly reliable transistor having stable electric characteristics in which the amount of change in threshold voltage of the transistor between before and after the bias-temperature stress (BT) test can be reduced.

Abstract translation: 在包括氧化物半导体膜的底栅晶体管的制造工艺中，进行通过热处理和氧掺杂处理的脱水或脱氢。 包括通过热处理和氧掺杂处理进行脱水或脱氢的氧化物半导体膜的晶体管可以是具有稳定电特性的高度可靠的晶体管，其中偏置温度应力之前和之后晶体管的阈值电压的变化量 （BT）测试可以减少。

公开(公告)号：WO2010073434A1

公开(公告)日：2010-07-01

申请号：PCT/JP2009/004505

申请日：2009-09-10

Applicant: パナソニック株式会社 ,  松山征嗣

Inventor： 松山征嗣

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/283 ,  H01L21/316 ,  H01L21/318 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/02148 ,  H01L21/02321 ,  H01L21/28194 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/7833

Abstract: 　半導体装置は、半導体基板と、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜６上に形成されたゲート電極とを備える。高誘電率ゲート絶縁膜はランタンを含有し、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。

Abstract translation: 半导体器件设置有半导体衬底，形成在半导体衬底上的界面层，形成在界面层上的高介电常数栅极绝缘膜，以及形成在高介电常数栅极绝缘膜（6）上的栅电极。 高介电常数栅极绝缘膜含有镧，高介电常数栅极绝缘膜与栅极电极的界面中含有的镧浓度高于高介电常数栅极绝缘膜界面中所含的镧的浓度 胶片与界面层。

公开(公告)号：WO2007126956A3

公开(公告)日：2008-08-14

申请号：PCT/US2007007770

申请日：2007-03-28

Applicant: SONY CORP ,  SONY ELECTRONICS INC ,  MIYATA KOJI ,  NOGAMI TAKESHI

Inventor： MIYATA KOJI ,  NOGAMI TAKESHI

IPC: H01L21/4763

CPC classification number: H01L21/76826 ,  H01L21/02126 ,  H01L21/02203 ,  H01L21/02282 ,  H01L21/02304 ,  H01L21/02321 ,  H01L21/02362 ,  H01L21/31058 ,  H01L21/31144 ,  H01L21/31695 ,  H01L21/76807

Abstract: A method is provided for fabricating a damascene interconnection The method begins by forming on a substrate (100) a porous dielectric layer (130) and imparting a porogen material into an upper portion of the porous dielectric layer to define a less porous dielectric sublayer (130a) within the dielectric layer A capping layer (140) is formed on the less porous dielectric sublayer and a resist pattern (145) is formed over the capping layer to define a first interconnect opening (150) The capping layer and the dielectric layer ar etched through the resist pattern to form the first interconnect opening The resist pattern is removed and an interconnection is formed by filling the first interconnect opening with conductive material (165) The interconnection is planapzed to remove excess conductive material

Abstract translation: 提供一种用于制造镶嵌互连的方法。该方法开始于在基底（100）上形成多孔介电层（130）并将致孔剂材料赋予多孔介电层的上部以限定较少多孔的介电子层（130a ）覆盖层（140）形成在较少多孔的介电子层上，并且在封盖层上形成抗蚀剂图案（145）以限定第一互连开口（150）。覆盖层和电介质层被蚀刻 通过抗蚀剂图案形成第一互连开口去除抗蚀剂图案，并且通过用导电材料（165）填充第一互连开口形成互连。互连被平面化以除去过量的导电材料