公开(公告)号：WO2003069629A3

公开(公告)日：2003-08-21

申请号：PCT/DE2003/000224

申请日：2003-01-28

Applicant: INFINEON TECHNOLOGIES AG ,  GAMPERL, Susanne ,  TSCHETERNIGG, Siegfried ,  WEDEL, Armin

Inventor： GAMPERL, Susanne ,  TSCHETERNIGG, Siegfried ,  WEDEL, Armin

IPC: G11C16/22

Abstract: Die Spaltenleitungen der Speichermatrix werden alternativ als Detektorleitungen eingesetzt. Die ausgewählten Detektorleitungen werden jeweils vor dem Auslesen der Speicherspalten zusammen mit den betreffenden Spaltenleitung mit der Precharge-Spannung beaufschlagt. Wenn eine Detektorleitung ihren Precharge-Level während des Auslesens der Speicherzellen verliert, wird von einem Lichteinfall ausgegangen und eine entsprechende Alarmfunktion ausgelöst. Vorzugsweise werden zu den jeweils für die Datenübertragung ausgewählten Spaltenleitungen benachbarte Spaltenleitungen als Detektorleitungen geschaltet.

公开(公告)号：WO02011148A1

公开(公告)日：2002-02-07

申请号：PCT/US2001/023695

申请日：2001-07-27

IPC: G11C16/02 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06 ,  G11C7/10 ,  G11C16/20 ,  G11C16/22 ,  G11C16/26

CPC classification number: G11C7/103 ,  G11C7/1018 ,  G11C7/1072 ,  G11C16/20 ,  G11C16/22 ,  G11C16/26

Abstract: A synchronous flash memory includes an array of non-volatile memory cells. The memory array is arranged in rows and columns, and can be further arranged in addressable blocks. Data communication connections are used for bi-directional data communication with an external device(s), such as a processor or other memory controller. The memory can output data from storage registers on the data communication connections during a series of clock cycles to provide a burst of register data. The memory can also provide the register data in accordance to a defined clock latency value. The register data can include status data, operating setting data, manufacture identification, and memory device identification.

Abstract translation: 同步闪速存储器包括非易失性存储器单元阵列。 存储器阵列以行和列布置，并且可以进一步布置在可寻址块中。 数据通信连接用于与外部设备（例如处理器或其他存储器控制器）的双向数据通信。 存储器可以在一系列时钟周期期间从数据通信连接上的存储寄存器输出数据，以提供突发的寄存器数据。 存储器还可以根据定义的时钟延迟值提供寄存器数据。 寄存器数据可以包括状态数据，操作设置数据，制造识别和存储器件识别。

公开(公告)号：WO0155821A3

公开(公告)日：2001-12-27

申请号：PCT/GB0100311

申请日：2001-01-26

Applicant: ANDERSON ROSS JOHN ,  MOORE SIMON WILLIAM

Inventor： ANDERSON ROSS JOHN ,  MOORE SIMON WILLIAM

IPC: G06F7/00 ,  G06F9/30 ,  G06F9/32 ,  G06F21/55 ,  G09C1/00 ,  H03K19/173 ,  H04L9/10 ,  G06K19/073 ,  G11C16/22

CPC classification number: G06F7/00 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30094 ,  G06F21/755 ,  G06F2207/7266 ,  G09C1/00 ,  H04L9/003 ,  H04L9/004 ,  H04L2209/08 ,  H04L2209/125

Abstract: A secure microprocessor is designed using quad-coded logic which is similar to dual-rail encoded asynchronous logic except that the '11' state propagates an alarm. The alarm signal obliterates secure data in its path. Quad-coded logic provides resilience to power glitches and single-transistor or single-wire failures. The already low data dependency of the power consumption makes power analysis attacks difficult, and they are made even more difficult by inserting random delays in data and control paths, and by a set-random-carry instruction which enables software to make a non-deterministic choice between equivalent instruction sequences. These features are particularly easy to implement well in quad-coded logic.

Abstract translation: 使用四路编码逻辑设计安全微处理器，类似于双轨编码异步逻辑，除了“11”状态传播报警。 报警信号在其路径中消除了安全数据。 四通道逻辑为电源故障和单晶体管或单线故障提供了弹性。 功耗的已经很低的数据依赖性使得功率分析攻击变得困难，并且通过在数据和控制路径中插入随机延迟以及通过设置随机携带指令使得软件变得非确定性 等效指令序列之间的选择。 这些特性在四代码逻辑中特别容易实现。

公开(公告)号：WO01097032A1

公开(公告)日：2001-12-20

申请号：PCT/FR2001/001634

申请日：2001-05-28

IPC: G11C16/02 ,  G06F11/08 ,  G06F11/10 ,  G11C16/06 ,  G11C16/22 ,  G11C29/42

CPC classification number: G06F11/1008 ,  G06F11/08 ,  G11C16/22

Abstract: The invention concerns an electrically erasable and programmable memory (MEM3) comprising at least a non-erasable secure zone. The invention is characterised in that the memory comprises means (ECCT1, ACC, MUX1, MUX2) for detecting and/or correcting reading errors in the secure zone, designed to record in the memory redundant bits and deliver an error signal (ERR) and/or to deliver a majority value bit when the redundant bits read in the memory are not of equal value.

Abstract translation: 本发明涉及至少包括不可擦除安全区的电可擦除和可编程存储器（MEM3）。 本发明的特征在于，存储器包括用于检测和/或校正安全区域中的读取错误的装置（ECCT1，ACC，MUX1，MUX2），被设计为在存储器中记录冗余位并传送错误信号（ERR）和/ 或者当在存储器中读取的冗余位不是相等值时递送多数值位。

公开(公告)号：WO0175893A2

公开(公告)日：2001-10-11

申请号：PCT/US0140413

申请日：2001-03-30

Applicant: MICRON TECHNOLOGY INC

Inventor： ROOHPARVAR FRANKIE F ,  WIDMER KEVIN C

IPC: G11C16/02 ,  G11C7/10 ,  G11C16/22 ,  G11C16/26 ,  G11C

CPC classification number: G11C7/24 ,  G11C7/1072 ,  G11C16/22

Abstract: A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. The memory device can comprise an array of memory cells having N addressable sectors, and control circuitry to control erase or write operations on the array of memory cells. Protection circuitry can be coupled to the control circuitry to selectively prevent erase or write operations from being performed on both first and last sectors of the N addressable sectors. The protection circuitry can comprise a multi-bit register having a first bit corresponding to the first sector and a second bit corresponding to the last sector.

Abstract translation: 同步闪速存储器包括非易失性存储器单元阵列。 存储器件具有与SDRAM兼容的封装配置。 存储器件可以包括具有N个可寻址扇区的存储器单元的阵列，以及用于控制对存储器单元阵列的擦除或写入操作的控制电路。 保护电路可以耦合到控制电路，以选择性地防止在N个可寻址扇区的第一和最后扇区上执行擦除或写入操作。 保护电路可以包括具有对应于第一扇区的第一位和与最后扇区相对应的第二位的多位寄存器。

公开(公告)号：WO01071370A1

公开(公告)日：2001-09-27

申请号：PCT/US2001/008153

申请日：2001-03-14

IPC: G11C5/14 ,  G11C16/22 ,  G01R31/26 ,  G11C8/00 ,  H01L21/66

CPC classification number: G11C5/143 ,  G11C16/22

Abstract: A system is disclosed for isolating a bond pad (2) from the rest of the circuitry of a semiconductor chip (4) in a manner that protects the chip from applied signals that are outside the normal operating range and which tamper with the operation of the system. The system includes the use of a controllable switch (8) for routing the signal from the bond pad to the circuit and a detector for detecting a tamper condition on the bond pad. The detection of a tamper condition causes the detector to inform the microcontroller on the chip to, for example, terminate the operation in progress, perform a controlled system shutdown, disable pre-arranged functions, or record the fact that a tamper condition occurred.

Abstract translation: 公开了一种用于将半导体芯片（4）的电路的其余部分与焊盘（2）隔离的系统，其方法是保护芯片免受在正常工作范围之外的施加信号的影响，并且篡改 系统。 该系统包括使用可控开关（8）将来自接合焊盘的信号路由到电路，以及用于检测接合焊盘上的篡改状况的检测器。 篡改状况的检测使得检测器通知芯片上的微控制器，例如终止正在进行的操作，执行受控系统关闭，禁用预先排列的功能或记录篡改状况发生的事实。

公开(公告)号：WO01061502A1

公开(公告)日：2001-08-23

申请号：PCT/AU2001/000140

申请日：2001-02-15

IPC: G06F21/00 ,  G11C11/56 ,  G11C16/22 ,  G06F12/14

CPC classification number: H04L9/3271 ,  G06F21/31 ,  G06F21/64 ,  G06F21/79 ,  G06F21/86 ,  G06F21/88 ,  G06F2221/2103 ,  G06F2221/2107 ,  G06F2221/2121 ,  G06F2221/2129 ,  G11C11/56 ,  G11C16/22 ,  H04L9/002 ,  H04L9/3247 ,  H04L2209/043 ,  H04L2209/26 ,  H04L2209/30 ,  H04L2209/38

Abstract: The invention is a method and system in which an authentication chip having secret information stored within it, including secret data stored in multi-level flash memory, is protected from unauthorised modification of values stored in the flash memory. The secret information is stored using an internal command and can only be accessed by one or more further commands. Secret data in the information is stored in intermediate states of the multi-level flash memory between the minimum and maximum voltage level states. A validity check is performed on secret data items before allowing them to be read out by a command accessing them. The validity check involves calculation of a checksum and comparison of the result with a checksum stored using the internal command as part of the secret information.

Abstract translation: 本发明是一种方法和系统，其中保护存储在其中的秘密信息的认证芯片，包括存储在多级闪存中的秘密数据，以防止对存储在闪速存储器中的值的未经授权的修改。 秘密信息使用内部命令存储，只能由一个或多个其他命令访问。 信息中的秘密数据被存储在多电平闪速存储器的最小和最大电压电平状态之间的中间状态。 对秘密数据项执行有效性检查，然后才能通过访问它们的命令读取它们。 有效性检查涉及计算校验和，并将结果与​​使用内部命令存储的校验和作为秘密信息的一部分进行比较。

公开(公告)号：WO01016959A1

公开(公告)日：2001-03-08

申请号：PCT/DE2000/003003

申请日：2000-09-01

IPC: G11C16/04 ,  G11C16/34 ,  H01L27/115 ,  H01L29/788 ,  G11C16/22

CPC classification number: G11C16/3495 ,  G11C16/0441 ,  G11C16/349 ,  H01L27/115 ,  H01L29/7887

Abstract: The invention relates to a series arrangement of several floating gates (1) between a source connection (S) and a drain connection (D). Two successive partial cells respectively are structured in an opposite direction in relation to each other and are provided with supply lines of a branched and switchable high voltage supply line (4) that allows to impinge all partial cells with a same programming voltage.

Abstract translation: 多浮置栅的串行装置（1）的源极端子（S）和漏极端子（D），其中，在相反的方向上彼此并与设置在支链切换的高电压供给线（4）的引线结构的两个连续局部小区之间是，它 作用于所有子电池用等编程电压。

公开(公告)号：WO00065602A1

公开(公告)日：2000-11-02

申请号：PCT/JP2000/002309

申请日：2000-04-10

IPC: G06F12/14 ,  G06F1/00 ,  G06F21/00 ,  G06F21/24 ,  G06K17/00 ,  G06K19/073 ,  G11C16/22 ,  G11C27/00 ,  H04L9/08 ,  H04L9/32

CPC classification number: G06F21/10 ,  G06F21/445 ,  G06F21/6218 ,  G06F21/78 ,  G06F21/79 ,  G06F2221/2105 ,  G06Q20/3674 ,  G11C16/22 ,  H04L9/3273 ,  H04L2209/603

Abstract: A semiconductor memory card comprising a control IC (302), a flash memory (303), and a ROM (304). The ROM (304) holds information such as a medium ID (341) unique to the semiconductor memory card. The flash memory (303) includes an authentication memory (332) and a non-authentication memory (331). The authentication memory (332) can be accessed only by external devices which have been affirmatively authenticated. The non-authentication memory 331 can be accessed by external devices whether the external devices have been affirmatively authenticated or not. The control IC (302) includes control units (325) and (326), an authentication unit (321) and the like. The control units (325) and (326) control accesses to the authentication memory (332) and the non-authentication memory (331), respectively. The authentication unit (321) executes a mutual authentication with an external device.

Abstract translation: 一种包括控制IC（302），闪速存储器（303）和ROM（304）的半导体存储卡。 ROM（304）保存诸如半导体存储卡唯一的介质ID（341）的信息。 闪存（303）包括认证存储器（332）和非验证存储器（331）。 认证存储器（332）只能被已经被肯定认证的外部设备访问。 外部设备可以访问非认证存储器331，无论外部设备是否被肯定认证。 控制IC（302）包括控制单元（325）和（326），认证单元（321）等。 控制单元（325）和（326）分别控制对认证存储器（332）和非验证存储器（331）的访问。 认证单元（321）执行与外部设备的相互认证。

公开(公告)号：WO00052581A1

公开(公告)日：2000-09-08

申请号：PCT/JP2000/001273

申请日：2000-03-03

IPC: G06F1/00 ,  G06F17/30 ,  G06F21/00 ,  G11B20/00 ,  G11B20/10 ,  G11C7/16 ,  G11C16/20 ,  G11C16/22 ,  G06F12/00 ,  G06F12/14 ,  G06K19/00

CPC classification number: G11C16/22 ,  G06F17/30067 ,  G06F21/10 ,  G06F21/31 ,  G06F21/445 ,  G06F21/602 ,  G06F21/72 ,  G06F21/78 ,  G06F21/79 ,  G06F2221/0737 ,  G06F2221/2107 ,  G06F2221/2137 ,  G11B20/00086 ,  G11B20/00181 ,  G11B20/00195 ,  G11B20/0021 ,  G11B20/00246 ,  G11B20/00297 ,  G11B20/00478 ,  G11B20/00492 ,  G11B20/00507 ,  G11B20/00753 ,  G11B20/10 ,  G11C7/16 ,  G11C16/20 ,  G11C2207/16

Abstract: The invention is characterized in that when data is processed by moving/copying the contents from a server having a large-capacity memory to a memory card, and vice versa, the information about the history of data moving/copying is stored in a nonvolatile memory, and the data moving/copying from the server to the memory card is inhibited or allowed according to the history information. The invention is further characterized in that when encrypted contents are sent to a server device having a large-capacity memory from a terminal, the key for decryption is re-encrypted and sent, and the re-encrypted key is further encrypted differently by the server device, thus performing two-stage encryption and thereby enhancing the security of copyright protection.

Abstract translation: 本发明的特征在于，当通过从具有大容量存储器的服务器移动/复制内容到存储卡来处理数据时，反之亦然，关于数据移动/复制的历史的信息被存储在非易失性存储器 ，并且根据历史信息禁止或允许从服务器到存储卡的数据移动/复制。 本发明的特征还在于，当将加密的内容从终端发送到具有大容量存储器的服务器设备时，解密的密钥被重新加密和发送，并且重新加密的密钥被服务器进一步加密 设备，从而执行两阶段加密，从而提高版权保护的安全性。