公开(公告)号：WO2007030495A1

公开(公告)日：2007-03-15

申请号：PCT/US2006/034651

申请日：2006-09-07

Applicant: ADVANCED TECHNOLOGY DEVELOPMENT FACILITY, INC. ,  GOSTKOWSKI, Michael ,  IKEDA, Shu ,  WETZEL, Jeff

Inventor： GOSTKOWSKI, Michael ,  IKEDA, Shu ,  WETZEL, Jeff

IPC: H01L21/033 ,  G03F7/00 ,  C23C16/02 ,  C23C16/455

CPC classification number: H01L21/0337 ,  H01L21/0338

Abstract: Methods for fabricating sub-resolution line space patterns are disclosed. In one embodiment, a method includes steps for fabricating a half-pitch pattern having equal line to space dimension. In other embodiments, method includes steps for fabricating a quarter-pitch pattern having equal line to space dimension. The disclosure also provides steps for fabricating small trench structures with spacers.

Abstract translation: 公开了用于制造次分辨率线空间图案的方法。 在一个实施例中，一种方法包括用于制造具有与空间尺寸相等的半间距图案的步骤。 在其他实施例中，方法包括用于制造具有与空间尺寸相等的四分之一间距图案的步骤。 本公开还提供了用间隔物制造小沟槽结构的步骤。

公开(公告)号：WO2007027686A2

公开(公告)日：2007-03-08

申请号：PCT/US2006/033703

申请日：2006-08-28

Applicant: MICRON TECHNOLOGY, INC.

Inventor： SANDHU, Gurtej, S. ,  PRALL, Kirk, D.

IPC: H01L21/033 ,  H01L21/308

CPC classification number: H01L21/67063 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/32053 ,  H01L21/32134

Abstract: Spacers (175) in a pitch multiplication process are formed without performing a spacer etch. Rather, mandrels (145) are formed over a substrate (110) and then the sides of the mandrels (145) are reacted, e.g., in an oxidization, nitridation, or silicidation step, to form a material that can be selectively removed relative to the unreacted portions of the mandrel (145). The unreacted portions are selectively removed to leave a pattern of free- standing spacers (175). The free-standing spacers (175) can serve as a mask for subsequent processing steps, such as etching the substrate (110).

Abstract translation: 形成间距乘法处理中的间隔物（175），而不进行间隔蚀刻。 相反，心轴（145）形成在衬底（110）上方，然后心轴（145）的侧面例如在氧化，氮化或硅化步骤中反应，以形成可相对于 心轴（145）的未反应部分。 选择性地去除未反应部分以留下独立间隔物（175）的图案。 独立式间隔物（175）可以​​用作后续处理步骤的掩模，例如蚀刻基板（110）。

公开(公告)号：WO2007027558A2

公开(公告)日：2007-03-08

申请号：PCT/US2006/033421

申请日：2006-08-28

Applicant: MICRON TECHNOLOGY, INC. ,  TRAN, Luan, C.

Inventor： TRAN, Luan, C.

IPC: H01L21/033 ,  H01L21/768 ,  H01L21/8239

CPC classification number: H01L21/3088 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76805 ,  H01L21/76816 ,  H01L21/76838 ,  H01L27/1052 ,  H01L27/10888 ,  H01L27/11521

Abstract: Methods of forming electrically conductive and/or semiconductive features for use in integrated circuits are disclosed. Various pattern transfer and etching steps can be used, in combination with pitch-reduction techniques, to create densely-packed features. The features can have a reduced pitch in one direction and a wider pitch in another direction. Conventional photo-lithography steps can be used in combination with pitch-reduction techniques to form elongate, pitch-reduced features such as bit-line contacts (732), for example. In some embodiments, contacts (732) can be formed by providing an insulating layer (334) that is overlaid by multiple layers of masking material. A series of selectively definable lines (124) can then be created in the masking material, where the lines have a pattern. Pitch reduction can then be performed on the lines using a spacer material (170) to create pitch-reduced masking lines (175) that are elongate along a spacer axis. Each pitch-reduced masking line (175) can thus be separated by a pitch-reduced space. A second pattern (e.g., that of the second mask 480) of photoresist that crosses a portion of the masking features can then be applied. The second pattern can have a window (482) that leaves multiple portions of the pitch-reduced masking lines (175) and adjacent pitch-reduced spaces uncovered by the photoresist. The window (482) can have an elongate axis that is not parallel to the elongate axis of the pitch-reduced masking lines. The insulating layer (334) can then be etched through a third pattern-defined, in part, by the pitch-reduced spaces-to create contact vias (584) in the insulating layer (334). The contact vias (584) can be filled with a conductive material to create electrical contacts (732).

Abstract translation: 公开了形成用于集成电路的导电和/或半导体特征的方法。 可以使用各种图案转移和蚀刻步骤，结合减音技术来产生密集包装的特征。 这些特征可以在一个方向上具有减小的间距，在另一方向上可以具有较宽的间距。 常规的光刻步骤可以与俯仰减小技术组合使用，以形成例如细长的俯仰特征，例如位线接触（732）。 在一些实施例中，触点（732）可以通过提供由多层掩模材料覆盖的绝缘层（334）形成。 然后可以在掩模材料中产生一系列可选择定义的线（124），其中线具有图案。 然后可以使用间隔物材料（170）在线上执行节距减小，以产生沿间隔物轴线延伸的俯仰减小的掩蔽线（175）。 因此，每个节距减小的掩蔽线（175）可以​​由节距减小的空间分开。 然后可以施加穿过掩模特征的一部分的光致抗蚀剂的第二图案（例如，第二掩模480的图案）。 第二图案可以具有一个窗口（482），该窗口（482）使由减影掩模线（175）的多个部分和由光致抗蚀剂未覆盖的相邻节距减小的空间留下。 窗口（482）可以具有不平行于减音屏蔽线的细长轴线的细长轴线。 绝缘层（334）然后可以通过第三图案部分地被间距减小的空间来蚀刻，以在绝缘层（334）中形成接触孔（584）。 接触通孔（584）可以用导电材料填充以产生电触头（732）。

公开(公告)号：WO2007019467A2

公开(公告)日：2007-02-15

申请号：PCT/US2006030792

申请日：2006-08-07

Applicant: APPLIED MATERIALS INC

Inventor： RAMASWAMY KARTIK ,  HANAWA HIROJI ,  GALLO BIAGIO ,  COLLINS KENNETH S ,  MA KAI ,  PARIHAR VIJAY ,  JENNINGS DEAN ,  MAYUR ABHILASH J ,  AL-BAYATI AMIR ,  NGUYEN ANDREW

CPC classification number: H01L21/0276 ,  C23C16/26 ,  C23C16/507 ,  H01J37/321 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/268 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31144 ,  H01L21/32139 ,  Y10S430/151

Abstract: A method of processing a thin film structure on a semiconductor substrate using an optically writable mask includes placing the substrate in a reactor chamber, the substrate having on its surface a target layer to be etched in accordance with a predetermined pattern, and depositing a carbon-containing hard mask layer on the substrate by (a) introducing a carbon-containing process gas into the chamber, (b) generating a reentrant toroidal RF plasma current in a reentrant path that includes a process zone overlying the workpiece by coupling plasma RF source power to an external portion of the reentrant path, and (c) coupling RF plasma bias power or bias voltage to the workpiece. The method further includes photolithographically defining the predetermined pattern in the carbon-containing hard mask layer, and etching the target layer in the presence of the hard mask layer.

Abstract translation: 一种使用光学可写入掩模在半导体衬底上处理薄膜结构的方法包括：将衬底放置在反应室中，衬底在其表面上具有待按照预定图案蚀刻的目标层，并且沉积碳 - 通过（a）将含碳工艺气体引入室中，（b）在凹进路径中产生可重入的环形RF等离子体电流，所述凹进路径包括通过耦合等离子体RF源功率而覆盖工件的工艺区 到所述凹入路径的外部，以及（c）将RF等离子体偏置功率或偏置电压耦合到所述工件。 该方法还包括在含碳硬掩模层中光刻限定预定图案，并且在存在硬掩模层的情况下蚀刻目标层。

公开(公告)号：WO2007001647A1

公开(公告)日：2007-01-04

申请号：PCT/US2006/018144

申请日：2006-05-10

Applicant: LAM RESEARCH CORPORATION ,  SADJADI, S.M., Reza

Inventor： SADJADI, S.M., Reza

IPC: H01L21/461

CPC classification number: H01L21/0338 ,  H01L21/0331 ,  H01L21/0337

Abstract: A method for forming etch features in an etch layer over a substrate is provided. An etch mask stack is formed over the etch layer. A first mask is formed over the etch mask stack. A sidewall layer is formed over the first mask, which reduces the widths of the spaces defined by the first mask. A first set of features is etched into the etch mask stack through the sidewall layer. The mask and sidewall layer are removed. An additional feature step is performed, comprising forming an additional mask over the etch mask stack, forming a sidewall layer over the additional mask, etching a second set of features at least partially into the etch mask stack. A plurality of features is etched into the etch layer through the first set of features and the second set of features in the etch mask stack.

Abstract translation: 提供了一种在衬底上的蚀刻层中形成蚀刻特征的方法。 在蚀刻层上形成蚀刻掩模叠层。 在蚀刻掩模叠层上形成第一掩模。 在第一掩模上形成侧壁层，这减少了由第一掩模限定的空间的宽度。 通过侧壁层将第一组特征蚀刻到蚀刻掩模叠层中。 去除掩模和侧壁层。 执行附加特征步骤，包括在蚀刻掩模叠层上形成附加掩模，在附加掩模上形成侧壁层，至少部分蚀刻第二组特征至蚀刻掩模叠层。 多个特征通过第一组特征和蚀刻掩模叠层中的第二组特征蚀刻到蚀刻层中。

公开(公告)号：WO2006127586A2

公开(公告)日：2006-11-30

申请号：PCT/US2006/019710

申请日：2006-05-22

Applicant: MICRON TECHNOLOGY, INC. ,  ABATCHEV, Mirzafer ,  SANDHU, Gurtej

Inventor： ABATCHEV, Mirzafer ,  SANDHU, Gurtej

IPC: H01L21/033

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/76816 ,  H01L27/105 ,  H01L27/1052 ,  H01L2924/0002 ,  Y10S438/947 ,  H01L2924/00

Abstract: Methods of forming arrays of small, densely spaced holes or pillars for use in integrated circuits are disclosed. Various pattern transfer and etching steps can be used, in combination with pitch-reduction techniques, to create densely-packed features. Conventional photolithography steps can be used in combination with pitch-reduction techniques to form superimposed, pitch-reduced patterns of crossing elongate features that can be consolidated into a single layer.

Abstract translation: 公开了形成集成电路中使用的小密集间隔开的孔或柱的阵列的方法。 可以使用各种图案转移和蚀刻步骤，结合减音技术来产生密集包装的特征。 传统的光刻步骤可以与俯仰减小技术结合使用，以形成可以被整合成单一层的交叉细长特征的叠加的俯仰减小图案。

公开(公告)号：WO2006104634A2

公开(公告)日：2006-10-05

申请号：PCT/US2006007333

申请日：2006-02-27

Applicant: MICRON TECHNOLOGY INC ,  TRAN LUAN C ,  LEE JOHN ,  LIU ZENGTAO ,  FREEMAN ERIC ,  NIELSEN RUSSELL

Inventor： TRAN LUAN C ,  LEE JOHN ,  LIU ZENGTAO ,  FREEMAN ERIC ,  NIELSEN RUSSELL

IPC: H01L21/311 ,  H01L21/033

CPC classification number: H01L21/0334 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/30604 ,  H01L21/3083 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/76897 ,  H01L23/544 ,  H01L27/1052 ,  H01L2924/0002 ,  Y10S438/947 ,  H01L2924/00

Abstract: A method for defining patterns in an integrated circuit (100) comprises defining a plurality of features in a first photoresist layer using photolithography over a first region (102) of a substrate (108). The method further comprises using pitch multiplication to produce at least two features (120) in a lower masking layer (116) for each feature in the photoresist layer. The features in the lower masking layer (116) include looped ends (124). The method further comprises covering with a second photoresist layer (126) a second region (104) of the substrate (108) including the looped ends (124) in the lower masking layer (116). The method further comprises etching a pattern of trenches in the substrate (108) through the features in the lower masking layer without etching in the second region (104). The trenches have a trench width.

Abstract translation: 用于限定集成电路（100）中的图案的方法包括在衬底（108）的第一区域（102）上使用光刻法在第一光致抗蚀剂层中限定多个特征。 该方法还包括使用音调倍增以在光刻胶层中的每个特征的下掩蔽层（116）中产生至少两个特征（120）。 下掩蔽层（116）中的特征包括环形端（124）。 该方法还包括用第二光致抗蚀剂层（126）覆盖基底（108）的第二区域（104），其包括下掩蔽层（116）中的环状末端（124）。 该方法还包括通过下掩蔽层中的特征蚀刻衬底（108）中的沟槽图案，而不在第二区域（104）中进行蚀刻。 沟槽具有沟槽宽度。

公开(公告)号：WO2006101695A1

公开(公告)日：2006-09-28

申请号：PCT/US2006/007739

申请日：2006-03-03

Applicant: MICRON TECHNOLOGY, INC. ,  TRAN, Luan ,  RERICHA, William, T. ,  LEE, John ,  ALAPATI, Ramakanth ,  HONARKHAH, Sheron ,  MENG, Shuang ,  SHARMA, Puneet ,  BAI, Jingyi ,  YIN, Zhiping ,  MORGAN, Paul ,  ABATCHEV, Mirzafer, K. ,  SANDHU, Gurtej, S. ,  DURCAN, D. Mark

Inventor： TRAN, Luan ,  RERICHA, William, T. ,  LEE, John ,  ALAPATI, Ramakanth ,  HONARKHAH, Sheron ,  MENG, Shuang ,  SHARMA, Puneet ,  BAI, Jingyi ,  YIN, Zhiping ,  MORGAN, Paul ,  ABATCHEV, Mirzafer, K. ,  SANDHU, Gurtej, S. ,  DURCAN, D. Mark

IPC: H01L21/033 ,  H01L21/308

CPC classification number: H01L21/0338 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/3088

Abstract: Differently-sized features of an integrated circuit (100) are formed by etching a substrate (110) using a mask which is formed by combining two separately formed patterns (177) and (230). Pitch multiplication is used to form the relatively small features (175) of the first pattern (177) and conventional photolithography used to form the relatively large features of the second pattern (230). Pitch multiplication is accomplished by patterning a photoresist and then etching that pattern into an amorphous carbon layer. Sidewall spacers (175) are then formed on the sidewalls of the amorphous carbon. The amorphous carbon is removed, leaving behind the sidewall spacers (175), which define the first mask pattern (177). A bottom anti-reflective coating (BARC) is then deposited around the spacers (175) to form a planar surface and a photoresist layer is formed over the BARC. The photoresist is next patterned by conventional photolithography to form the second pattern (230), which is then is transferred to the BARC. The combined pattern (177, 230) made out by the first pattern (177) and the second pattern (230) is transferred to an underlying amorphous silicon layer (150) and the pattern is subjected to a carbon strip to remove BARC and photoresist material. The combined pattern (177, 230) is then transferred to the silicon oxide layer (155) and then to an amorphous carbon mask layer (160). The combined mask pattern (177, 230), having features of difference sizes, is then etched into the underlying substrate (110) through the amorphous carbon hard mask layer (160).

Abstract translation: 通过使用通过组合两个分开形成的图案（177）和（230）而形成的掩模蚀刻衬底（110）来形成集成电路（100）的不同尺寸的特征。 间距倍增用于形成第一图案（177）的较小特征（175）和用于形成第二图案（230）的较大特征的常规光刻。 间距倍增通过对光致抗蚀剂进行图案化，然后将该图案蚀刻成无定形碳层来实现。 然后在无定形碳的侧壁上形成侧壁间隔物（175）。 去除无定形碳，留下限定第一掩模图案（177）的侧壁间隔物（175）。 然后将底部抗反射涂层（BARC）沉积在间隔物（175）周围以形成平坦表面，并且在BARC上形成光致抗蚀剂层。 接下来通过常规光刻法将光致抗蚀剂图案化以形成第二图案（230），然后将其转印到BARC。 由第一图案（177）和第二图案（230）制成的组合图案（177,230）被转印到下面的非晶硅层（150），并且图案经受碳带以去除BARC和光刻胶材料 。 然后将组合图案（177,230）转移到氧化硅层（155），然后转移到无定形碳掩模层（160）。 具有不同尺寸特征的组合掩模图案（177,230）然后通过无定形碳硬掩模层（160）蚀刻到下面的衬底（110）中。

公开(公告)号：WO2006088689A2

公开(公告)日：2006-08-24

申请号：PCT/US2006004195

申请日：2006-02-07

Applicant: SANDISK CORP ,  RAGHURAM USHA ,  KONEVECKI MICHAEL W

Inventor： RAGHURAM USHA ,  KONEVECKI MICHAEL W

IPC: H01L21/8242

CPC classification number: H01L29/868 ,  H01L21/0337 ,  H01L21/3086 ,  H01L27/1021 ,  H01L29/456 ,  H01L29/66136 ,  H01L29/8615 ,  Y10S438/947

Abstract: The present invention provides for a method to pattern and etch very small dimension pillars, for example in a memory array. When dimensions of pillars become very small, the photoresist pillars used to pattern them may not have sufficient mechanical strength to survive the photoresist exposure and development process. Using methods according to the present invention, these photoresist pillars are printed and developed larger than their intended final dimension, such that they have increased mechanical strength, then are shrunk to the desired dimension during a preliminary etch performed before the etch of underlying material begins.

Abstract translation: 本发明提供了一种用于对例如在存储器阵列中的非常小的尺寸柱进行图案化和蚀刻的方法。 当柱的尺寸变得非常小时，用于图案化的光致抗蚀剂柱可能不具有足够的机械强度以在光刻胶曝光和显影过程中存活。 使用根据本发明的方法，这些光致抗蚀剂柱被印刷和显影成大于其预期的最终尺寸，使得它们具有增加的机械强度，然后在开始蚀刻底层材料之前进行的初步蚀刻期间收缩到期望的尺寸。

公开(公告)号：WO2006070474A1

公开(公告)日：2006-07-06

申请号：PCT/JP2004/019646

申请日：2004-12-28

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  荒川秀貴 ,  伊藤拓雄

Inventor： 荒川秀貴 ,  伊藤拓雄

IPC: H01L21/3065

CPC classification number: H01L21/3088 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/31144 ,  H01L21/32139

Abstract: 　本発明の半導体装置に製造方法は、被加工層（１０ａ、１０ｂ、１０ｃ）上に第一の膜（１１）を堆積する工程と、前記第一の膜の上に所定のピッチで第一のマスクパターン（１２）を形成する工程と、第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜（１３ａ）を形成する工程と、前記第一のマスクパターンを除去する工程と、前記第三の膜を堆積後エッチバックして第二のサイドウォール膜（１４ａ、１４ｂ）を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターン（１５）を形成する工程とを具備する。これにより、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができため、集積度の高い半導体装置を提供することができる。

Abstract translation: 一种制造半导体器件的方法，包括在处理对象层（10a，10b，10c）上沉积第一膜（11）的步骤; 在第一膜上以给定的间距形成第一掩模图案（12）的步骤; 沉积第二膜并进行回蚀以在第一掩模图案的侧壁上形成第一侧壁膜（13a）的步骤; 去除第一掩模图案的步骤; 以及沉积第三膜并进行回蚀以形成第二侧壁膜（14a，14b）的步骤，从而获得由第一侧壁膜和第二侧壁膜构成的第二掩模图案（15）。 因此，可以产生具有线宽度和线间距的条纹图案，其具有与由光刻工艺的能力确定的最小处理尺寸相同的间距的不变的尺寸，使得可以提供具有高集成度的半导体器件 。