公开(公告)号：WO2007108106A1

公开(公告)日：2007-09-27

申请号：PCT/JP2006/305607

申请日：2006-03-20

Applicant: 富士通株式会社 ,  福留 秀暢 ,  籾山 陽一

Inventor： 福留 秀暢 ,  籾山 陽一

IPC: H01L29/78 ,  H01L21/76 ,  H01L27/08

CPC classification number: H01L29/78 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/665 ,  H01L29/7843 ,  H01L29/7846

Abstract: 　半導体装置は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子とよりなり、前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる。

Abstract translation: 一种半导体器件，包括半导体衬底; 设置在所述半导体衬底上的器件元件分离区域，以便分开器件元件区域; 以及叠置在器件元件区域上的有源器件元件，其中器件元件分离区域由用于分割设置在半导体衬底中的器件元件区域的器件元件分离槽和填充器件元件分离的器件元件分离绝缘膜构成; 并且其中所述器件元件分离绝缘膜的至少一部分由压电材料膜构成。

公开(公告)号：WO2006092848A1

公开(公告)日：2006-09-08

申请号：PCT/JP2005/003394

申请日：2005-03-01

Applicant: 富士通株式会社 ,  福留 秀暢 ,  田辺 亮

Inventor： 福留 秀暢 ,  田辺 亮

IPC: H01L21/8238 ,  H01L21/336 ,  H01L27/08 ,  H01L27/092 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L21/26506 ,  H01L21/26513 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/7842 ,  H01L29/78654

Abstract: 　ＳＯＩ基板（１）のシリコン層（２３）の活性領域（２３ａ，２３ｂ）に、当該活性領域（２３ａ，２３ｂ）内の上方部位と下方部位とで逆方向の面内応力を印加し、これにより上方部位と下方部位とで結晶格子に逆方向の歪みを導入する。この場合、上方部位にトランジスタ構造（１０ａ，１０ｂ）の移動度向上に必要な方向の歪みを、下方部位にはこれとは逆の歪みをそれぞれ導入する。このように、ＳＯＩ基板（１）のシリコン層（２３）のような薄い活性領域の表面近傍へ局所的に所望の歪みを安定に与え、容易且つ確実に極めて高い移動度を得ることが可能となる。

Abstract translation: 在SOI衬底（1）的硅层（23）的有源区（23a，23b）的上部和下部施加相反方向的面内应力，因此相反的方向畸变被引入到上部 和晶格的下部。 在这种情况下，向上部引入改善晶体管结构（10a，10b）的迁移率所需的方向的失真，并且向与该方向相反的方向的变形分别引入下部。 以这种方式，对SOI衬底（1）的硅层（23）等薄的有源区的表面附近的区域局部稳定地施加所需的变形，能够容易且可靠地获得极高的迁移率 。

公开(公告)号：WO2008117464A1

公开(公告)日：2008-10-02

申请号：PCT/JP2007/056458

申请日：2007-03-27

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  福留 秀暢 ,  大田 裕之 ,  田島 貢

Inventor： 福留 秀暢 ,  大田 裕之 ,  田島 貢

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L21/823842 ,  H01L21/28035 ,  H01L21/823807 ,  H01L29/4925 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848

Abstract: 　半導体装置（１０）は、少なくとも２層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、ｎＭＯＳ領域に形成されるｎＭＯＳゲート電極（９、２０Ｎ）の最下層の多結晶シリコン膜（２、３２）の粒径は、上層のゲート電極膜（８、３２ｂ）の粒径よりも大きい。ｎＭＯＳゲート電極底部での粒径増大に伴う体積膨張により、ゲート電極直下のチャネル領域（ＣＨ）に対して鉛直方向に応力を印加する。

Abstract translation: 提供一种半导体器件（10），其具有晶体管结构，该晶体管结构包括叠层栅电极，其中至少两层多晶硅膜层叠。 在nMOS区域中形成的nMOS栅电极（9,20N）的最下层的多晶硅膜（2,32）的粒径比上层的栅电极膜（8,32b）的粒径大 层。 伴随nMOS栅极电极底部的直径增加的立方体膨胀在刚好在栅电极正下方的沟道区（CH）的垂直方向施加应力。

公开(公告)号：WO2007096976A1

公开(公告)日：2007-08-30

申请号：PCT/JP2006/303388

申请日：2006-02-24

Applicant: 富士通株式会社 ,  福留 秀暢

Inventor： 福留 秀暢

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L21/823871 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7842 ,  H01L29/7843

Abstract: 　半導体装置は、半導体基板上に形成されたゲート電極と、前記半導体基板中、前記ゲート電極のそれぞれ第1の側壁面および第2の側壁面に対応した第1および第２の側に形成された、ソースおよびドレインエクステンション領域と、前記半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第1の側壁面を連続して覆うように形成された第1の圧電材料パターンと、前記半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆うように形成された第２の圧電材料パターンと、前記半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成されたソースおよびドレイン領域と、を備える。

Abstract translation: 半导体器件设置有形成在半导体衬底上的栅电极; 源极和漏极延伸区域分别形成在第一和第二侧上，其分别对应于半导体衬底中的栅电极的第一侧壁和第二侧壁; 第一压电材料图案，形成在所述半导体衬底上，以从所述栅电极的第一侧连续地覆盖到所述栅电极的所述第一侧壁; 第二压电材料图案，形成在所述半导体衬底上，以便从所述栅电极的第二侧到所述栅电极的第二侧壁连续地覆盖; 以及分别形成在半导体衬底中的源极延伸区域和漏极延伸区域的外侧上的源极和漏极区域。

公开(公告)号：WO2006090445A1

公开(公告)日：2006-08-31

申请号：PCT/JP2005/002908

申请日：2005-02-23

Applicant: 富士通株式会社 ,  福留 秀暢

Inventor： 福留 秀暢

IPC: H01L27/12 ,  H01L21/3205 ,  H01L21/8234 ,  H01L21/8244 ,  H01L27/08 ,  H01L27/11 ,  H01L29/786

CPC classification number: H01L27/0207 ,  H01L21/28132 ,  H01L21/743 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L21/823481 ,  H01L29/785 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　本発明の課題は、高集積LSIに好適な、支持基板上に形成されたfin型FETを構成素子として有する半導体集積回路装置及びその製造方法に関するものであり、構成素子間を接続するのに、支持基板中の溝に埋め込まれた配線を用いた半導体集積回路装置及びその製造方法を提供することを目的とする。 　上記の課題を解決するため、支持基板上に形成されたシリコンの立体孤立領域と前記シリコンの立体孤立領域の表面に形成されたゲート電極とを有するMOSトランジスタ素子、すなわち、fin型FETと、その支持基板中、シリコンの立体孤立領域に自己整合的に形成された溝に、埋め込まれた埋込配線と、前記支持基板上の基板上配線とを備え、前記埋込配線と前記基板上配線とを用いて前記MOSトランジスタ素子間の接続が行われることを特徴とする半導体回路装置及びその製造方法を提供する。                      

Abstract translation: 提供一种半导体集成电路器件，其具有适用于高集成度LSI并形成在支撑衬底上并且使用埋入支撑衬底的沟槽中的电线来连接部件的翅片型FET的部件，以及用于制造 半导体集成电路器件。 半导体集成电路器件包括MOS晶体管元件或鳍状FET，其具有形成在支撑衬底上的硅的立体隔离区域和形成在硅立体隔离区域的表面上的栅电极，掩埋在埋入沟槽中的掩埋电线 在支撑衬底的硅的立体隔离区域中自对准，以及在支撑衬底上的衬底上的线。 MOS晶体管元件通过埋地布线和导线连接。