公开(公告)号：WO9723902A3

公开(公告)日：1997-09-12

申请号：PCT/DE9602235

申请日：1996-11-21

Applicant: SIEMENS AG ,  LUSTIG BERNHARD

Inventor： LUSTIG BERNHARD

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78 ,  H01L29/786 ,  H01L21/033

CPC classification number: H01L29/6659 ,  H01L21/28114 ,  H01L21/28132 ,  H01L29/41783 ,  H01L29/42376 ,  H01L29/42384

Abstract: An MOS transistor has a gate electrode (33) with a T-shaped cross-section. The gate length is defined in a first structuring step by a spacer method. The upper extension of the gate electrode is defined in a second structuring step. The MOS transistor can be produced with a channel length of under 100 nm.

公开(公告)号：WO2011054560A1

公开(公告)日：2011-05-12

申请号：PCT/EP2010/062955

申请日：2010-09-03

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  DORIS, Bruce ,  ZHANG, Ying ,  CHENG, Kangguo

Inventor： DORIS, Bruce ,  ZHANG, Ying ,  CHENG, Kangguo

IPC: H01L21/265 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L21/28132 ,  H01L21/26586 ,  H01L29/66787

Abstract: A method for fabrication of features of an integrated circuit and device thereof include patterning a first structure on a surface of a semiconductor device and forming spacers about a periphery of the first structure. An angled ion implantation is applied to the device such that the spacers have protected portions and unprotected portions from the angled ion implantation wherein the unprotected portions have an etch rate greater than an etch rate of the protected portions. The unprotected portions and the first structure are selectively removed with respect to the protected portions. A layer below the protected portions of the spacer is patterned to form integrated circuit features.

Abstract translation: 一种用于制造集成电路的特征的方法及其装置包括在半导体器件的表面上形成第一结构并在第一结构的周围形成间隔物。 将角度离子注入施加到器件，使得间隔物具有来自成角度离子注入的保护部分和未保护部分，其中未保护部分具有大于被保护部分的蚀刻速率的蚀刻速率。 相对于受保护部分，非保护部分和第一结构被选择性地去除。 将间隔物的受保护部分下面的层图案化以形成集成电路特征。

公开(公告)号：WO2008157069A1

公开(公告)日：2008-12-24

申请号：PCT/US2008/065973

申请日：2008-06-05

Applicant: APPLIED MATERIALS, INC. ,  CHANDRASEKARAN, Balaji ,  MANNING, Douglas, E. ,  INGLE, Nitin, K. ,  PAN, Rong ,  ZHENG, Yuan ,  BHATIA, Sidharth

Inventor： CHANDRASEKARAN, Balaji ,  MANNING, Douglas, E. ,  INGLE, Nitin, K. ,  PAN, Rong ,  ZHENG, Yuan ,  BHATIA, Sidharth

IPC: C23C16/44 ,  C23C16/455

CPC classification number: H01L21/02164 ,  C23C16/042 ,  C23C16/402 ,  H01L21/02216 ,  H01L21/02271 ,  H01L21/28132 ,  H01L21/31604

Abstract: A method of improving pattern loading in a deposition of a silicon oxide film is described. The method may include providing a deposition substrate to a deposition chamber, and adjusting a temperature of the deposition substrate to about 250°C to about 325°C. An ozone containing gas may be introduced to the deposition chamber at a first flow rate of about 1.5 slm to about 3 slm, where the ozone concentration in the gas is about 6% to about 12%, by wt. TEOS may also be introduced to the deposition chamber at a second flow rate of about 2500 mgm to about 4500 mgm. The deposition rate of the silicon oxide film is controlled by a reaction rate of a reaction of the ozone and TEOS at a deposition surface of the substrate.

Abstract translation: 描述了在氧化硅膜沉积中改进图案加载的方法。 该方法可以包括向沉积室提供沉积衬底，以及将沉积衬底的温度调节到约250℃至约325℃。 含臭氧的气体可以以约1.5slm至约3slm的第一流率引入沉积室，其中气体中的臭氧浓度为约6重量％至约12重量％。 TEOS还可以以约2500mgm至约4500mgm的第二流速引入沉积室。 氧化硅膜的沉积速率由在基板的沉积表面上的臭氧和TEOS的反应的反应速率控制。

公开(公告)号：WO2008157068A2

公开(公告)日：2008-12-24

申请号：PCT/US2008/065971

申请日：2008-06-05

Applicant: APPLIED MATERIALS, INC. ,  ZHENG, Yi ,  KWESKIN, Sasha, J. ,  SAPRE, Kedar ,  INGLE, Nitin, K. ,  YUAN, Zheng

Inventor： ZHENG, Yi ,  KWESKIN, Sasha, J. ,  SAPRE, Kedar ,  INGLE, Nitin, K. ,  YUAN, Zheng

IPC: H01L21/311

CPC classification number: H01L21/02126 ,  H01L21/02211 ,  H01L21/02216 ,  H01L21/02271 ,  H01L21/28132 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/3146 ,  H01L21/31604

Abstract: A method of forming and removing a sacrificial oxide layer is described. The method includes forming a step on a substrate, where the step has a top and sidewalls. The method may also include forming the sacrificial oxide layer around the step by chemical vapor deposition of molecular oxygen and TEOS, where the oxide layer is formed on the top and sidewalls of the step. The method may also include removing a top portion of the oxide layer and the step; removing a portion of the substrate exposed by the removal of the step to form a etched substrate; and removing the entire sacrificial oxide layer from the etched substrate.

Abstract translation: 描述了形成和去除牺牲氧化物层的方法。 该方法包括在衬底上形成台阶，其中台阶具有顶部和侧壁。 该方法还可以包括通过分子氧和TEOS的化学气相沉积在步骤周围形成牺牲氧化物层，其中氧化物层形成在台阶的顶部和侧壁上。 该方法还可以包括去除氧化物层的顶部和步骤; 通过去除步骤去除暴露的基板的一部分以形成蚀刻的基板; 并从蚀刻的衬底去除整个牺牲氧化物层。

公开(公告)号：WO2019074557A1

公开(公告)日：2019-04-18

申请号：PCT/US2018/039833

申请日：2018-06-27

Applicant: MICROSOFT TECHNOLOGY LICENSING LLC

Inventor： PIKULIN, Dmitry ,  FREEDMAN, Michael H. ,  LUTCHYN, Roman ,  KROGSTRUP JEPPESEN, Peter ,  BONDERSON, Para

IPC: G06N99/00 ,  H01L21/02 ,  H01L21/28 ,  H01L21/30 ,  H01L27/18 ,  H01L29/06

CPC classification number: H01L39/24 ,  B82Y10/00 ,  B82Y40/00 ,  G06N10/00 ,  H01L21/02392 ,  H01L21/02546 ,  H01L21/02603 ,  H01L21/02639 ,  H01L21/28132 ,  H01L27/18 ,  H01L29/0673 ,  H01L29/20 ,  H01L29/66977 ,  H01L39/228

Abstract: A method for fabricating a quantum device, the method comprising: providing a substrate and an insulator formed on the substrate; from combinations of selective-area-grown semiconductor material along with regions of a superconducting material, forming a network of nanowires oriented in a plane of the substrate which can be used to produce a Majorana-based topological qubit; and fabricating a side gate for controlling a topological segment of the qubit; wherein the selective-area-grown semiconductor material is grown on the substrate, by etching trenches in the insulator formed on the substrate to define the nanowires and depositing the semiconductor material in the trenches defining the nanowires; and wherein the fabricating of the side gate comprises etching the dielectric to create a trench for the side gate and depositing the side gate in the trench for the side gate.

公开(公告)号：WO2014044929A1

公开(公告)日：2014-03-27

申请号：PCT/FR2013/000246

申请日：2013-09-18

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： CORONEL, Philippe

IPC: H01L29/786

CPC classification number: H01L21/28132 ,  H01L21/0337 ,  H01L21/28141 ,  H01L29/401 ,  H01L29/66772 ,  H01L29/78648

Abstract: Un substrat de type SOI est recouvert par un masque de gravure définissant trois motifs semi-conducteurs distincts. Un espaceur latéral (11) est formé autour des trois motifs et il réalise la connexion entre deux motifs adjacents. La couche isolante enterrée est éliminée de manière à définir une cavité qui suspend une partie d'un premier motif. Le premier masque de gravure est éliminé. Un diélectrique de grille est formé sur deux faces principales opposées du premier motif. Une résine est déposée dans la cavité et sur le premier motif puis insolée pour former deux motifs définissant les grilles inférieure et supérieure. Un matériau électriquement conducteur (14) est déposé dans la cavité et sur le premier motif de manière à former la grille inférieure et la grille supérieure de part et d'autre du premier motif en matériau semi-conducteur.

Abstract translation: 用限定三个单独的半导体图案的蚀刻掩模覆盖SOI衬底。 围绕这三个图案形成横向间隔件（11），并且两个相邻图案连接在一起。 去除掩埋绝缘层以便限定悬挂第一图案的一部分的空腔。 第一蚀刻掩模被去除。 栅极电介质形成在第一图案的两个相对的主面上。 抗蚀剂沉积在空腔中和第一图案上，然后将抗蚀剂暴露以形成限定下部和上部栅极的两个图案。 在空腔和第一图案上沉积导电材料（14），以便在第一半导体图案的任一侧上形成下栅极和上栅极。

公开(公告)号：WO2011068621A3

公开(公告)日：2011-09-01

申请号：PCT/US2010055488

申请日：2010-11-04

Applicant: MICRON TECHNOLOGY INC ,  ARMSTRONG KYLE ,  KEWLEY DAVID A ,  GOODNER DUANE ,  KIEHLBAUCH MARK ,  LIU ZENGTAO

Inventor： ARMSTRONG KYLE ,  KEWLEY DAVID A ,  GOODNER DUANE ,  KIEHLBAUCH MARK ,  LIU ZENGTAO

IPC: H01L21/027

CPC classification number: H01L21/31138 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/28132 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/32139 ,  H01L27/11517 ,  H01L27/11521

Abstract: Some embodiments include methods of patterning materials. A mass may be formed over a material, and a first mask may be formed over the mass. First spacers may be formed along features of the first mask, and then the first mask may be removed to leave a second mask corresponding to the first spacers. A pattern of the second mask may be partially transferred into the mass to form an upper portion of the mass into a third mask. The first spacers may be removed from over the third mask, and then second spacers be formed along features of the third mask. The second spacers are a fourth mask. A pattern of the fourth mask may be transferred into a bottom portion of the mass, and then the bottom portion may be used as a mask during processing of the underlying material.

Abstract translation: 一些实施例包括图案化材料的方法。 可以在材料上形成质量块，并且可以在质量块上形成第一掩模。 第一间隔物可以沿着第一掩模的特征形成，然后可以去除第一掩模以留下对应于第一间隔物的第二掩模。 第二掩模的图案可以部分地转移到物质中以将物质的上部形成为第三掩模。 可以从第三掩模上移除第一间隔物，然后沿着第三掩模的特征形成第二间隔物。 第二个垫片是第四个面罩。 可以将第四掩模的图案转移到物质的底部，然后在底层材料的处理期间底部可以用作掩模。

公开(公告)号：WO2004003977A2

公开(公告)日：2004-01-08

申请号：PCT/US0320809

申请日：2003-06-24

Applicant: ADVANCED MICRO DEVICES INC

Inventor： MAZUR MARTIN ,  HARTIG CARSTEN ,  SULZER GEORG

IPC: H01L21/033 ,  H01L21/28 ,  H01L21/311 ,  H01L21/3213 ,  H01L21/768 ,  H01L21/8234 ,  H01L

CPC classification number: H01L21/76816 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/28123 ,  H01L21/28132 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/76831 ,  H01L21/823437 ,  H01L21/823456 ,  H01L21/823468

Abstract: By using conventional spacer and etch techniques, microstructure elements, such as lines and contact openings of integrated circuits, may be formed with dimensions that are mainly determined by the layer thickness of the spacer layer. In a sacrificial layer 309, an opening is formed by means of standard lithography and etch techniques and, subsequently, a spacer layer 312 is conformally deposited, wherein a thickness of the spacer layer 312 at the sidewalls of the opening substantially determines the effective width of the microstructure element to be formed. By using standard 193 rim lithography and etch processes, gate electrodes of 50 nm and beyond can be obtained without significant changes in standard process recipes.

Abstract translation: 通过使用传统的间隔物和蚀刻技术，可以形成主要由间隔层的层厚度确定的尺寸的微结构元件，例如集成电路的线和接触开口。 在牺牲层309中，通过标准光刻和蚀刻技术形成开口，随后间隔层312被共形沉积，其中间隔层312在开口侧壁处的厚度基本上决定了 要形成的微结构元件。 通过使用标准193轮廓光刻和蚀刻工艺，可以获得50nm以上的栅电极，而不会在标准工艺配方中显着变化。

公开(公告)号：WO2016014168A1

公开(公告)日：2016-01-28

申请号：PCT/US2015/035666

申请日：2015-06-12

Applicant: APPLIED MATERIALS, INC.

Inventor： CHEN, Hao ,  YING, Chentsau (Chris) ,  NEMANI, Srinivas D. ,  YIEH, Ellie Y.

IPC: H01L21/02

CPC classification number: H01L21/3086 ,  C23C16/04 ,  C23C16/34 ,  C23C16/345 ,  C23C16/45544 ,  C23C16/50 ,  H01J37/32009 ,  H01J37/32082 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/0337 ,  H01L21/28132 ,  H01L21/30604 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/32139 ,  H01L21/67069 ,  H01L21/67207 ,  H01L21/67742

Abstract: A first portion of a multiple cycle spacer is formed on a sidewall of a patterned feature over a substrate. A spacer layer is deposited on the first portion using a first plasma process. The spacer layer is etched to form a second portion of the multiple cycle spacer on the first portion using a second plasma process. A cycle comprising depositing and etching of the spacer layer is continuously repeated until the multiple cycle spacer is formed.

Abstract translation: 多周期间隔物的第一部分形成在衬底上的图案化特征的侧壁上。 使用第一等离子体工艺在第一部分上沉积间隔层。 使用第二等离子体工艺蚀刻间隔层以在第一部分上形成多循环间隔物的第二部分。 连续重复包括沉积和蚀刻间隔层的循环直到形成多循环间隔物。

公开(公告)号：WO2014040214A1

公开(公告)日：2014-03-20

申请号：PCT/CN2012/001541

申请日：2012-11-13

Applicant: 中国科学院微电子研究所

Inventor： 赵治国 ,  尹海洲 ,  朱慧珑

IPC: H01L21/28

CPC classification number: H01L21/28132 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66659

Abstract: 一种半导体器件制造方法，包括：在衬底（1）上形成栅极层，包括第一栅极层（3A）和第二栅极层（3C）；在栅极层一侧的衬底（1）中形成第一掺杂区以及在衬底（1）上形成第一侧墙（4D）；去除第二栅极层（3C）；在第一栅极层（3A）上形成第二侧墙（4G）；去除未被第二侧墙（4G）覆盖的第一栅极层（3A），形成最终栅极线条。依照该半导体器件制造方法，利用多个支撑侧墙来保护和控制栅极线条的形成，有效避免了小尺寸栅极线条的剥离，提高了器件的可靠性。