公开(公告)号：WO2016172034A1

公开(公告)日：2016-10-27

申请号：PCT/US2016/028082

申请日：2016-04-18

申请人： VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC.

发明人： SUN, Shiyu ,  YOSHIDA, Naomi ,  COLOMBEAU, Benjamin ,  GROSSMANN, Hans-Joachim L.

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/66803 ,  H01L21/26586 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823437 ,  H01L29/1054 ,  H01L29/4238

摘要： A method for forming a three dimensional device. The method may include directing ions to an end surface of an extension region of a fin structure, the fin structure extending perpendicularly from a substrate plane and having a fin axis parallel to the substrate plane, wherein the ions have trajectories extending in a plane perpendicular to the substrate plane and parallel to the fin axis, wherein a portion of the fin structure is covered by a gate structure defining a channel region, and wherein the end surface is not covered by the gate structure.

摘要翻译： 一种形成三维装置的方法。 该方法可以包括将离子引导到翅片结构的延伸区域的端表面，翅片结构从衬底平面垂直延伸并且具有平行于衬底平面的鳍轴线，其中离子具有在垂直于衬底的平面中延伸的轨迹 基板平面并平行于翅片轴线，其中翅片结构的一部分由限定沟道区域的栅极结构覆盖，并且其中端面不被栅极结构覆盖。

公开(公告)号：WO2014107166A1

公开(公告)日：2014-07-10

申请号：PCT/US2013/020438

申请日：2013-01-06

申请人： EMPIRE TECHNOLOGY DEVELOPMENT LLC

发明人： POTKONJAK, Miodrag

IPC分类号： H03K19/00

CPC分类号： H03K17/161 ,  G06F17/5045 ,  G06F2217/76 ,  G06F2217/78 ,  G06F2217/84 ,  H01L21/28 ,  H01L21/326 ,  H01L21/823437 ,  H01L22/14 ,  H01L22/20 ,  H01L29/408 ,  H03K2217/0036

摘要： A technique of reducing leakage energy associated with a post-silicon target circuit is generally described herein. One example method includes purposefully aging a plurality of gates in the target circuit based on a targeted metric including a timing constraint associated with the target circuit.

摘要翻译： 这里通常描述了减少与硅硅目标电路相关联的泄漏能量的技术。 一种示例性方法包括基于包括与目标电路相关联的定时约束的目标度量来目标地老化目标电路中的多个门。

公开(公告)号：WO2014098990A1

公开(公告)日：2014-06-26

申请号：PCT/US2013/046899

申请日：2013-06-20

申请人： INTEL CORPORATION

发明人： NYHUS, Paul A. ,  SIVAKUMAR, Swaminathan

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L21/027

CPC分类号： H01L21/823487 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02532 ,  H01L21/02603 ,  H01L21/02642 ,  H01L21/28123 ,  H01L21/30625 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823437 ,  H01L27/088 ,  H01L29/0676 ,  H01L29/16 ,  H01L29/42376 ,  H01L29/42392 ,  H01L29/517 ,  H01L29/66666 ,  H01L29/66742 ,  H01L29/775 ,  H01L29/7827 ,  H01L29/78618 ,  H01L29/78642 ,  H01L29/78651 ,  H01L29/78684 ,  H01L29/78696

摘要： Directed self-assembly (DSA) material, or di-block co-polymer, to pattern features that ultimately define a channel region a gate electrode of a vertical nanowire transistor, potentially based on one lithographic operation. In embodiments, DSA material is confined within a guide opening patterned using convention lithography. In embodiments, channel regions and gate electrode materials are aligned to edges of segregated regions within the DSA material.

摘要翻译： 定向自组装（DSA）材料或二嵌段共聚物可能基于一个光刻操作来最终限定垂直纳米线晶体管的栅电极的沟道区的图案特征。 在实施例中，DSA材料被限制在使用常规光刻图案化的引导开口内。 在实施例中，沟道区域和栅电极材料与DSA材料内的分离区域的边缘对准。

公开(公告)号：WO2013028685A3

公开(公告)日：2013-05-16

申请号：PCT/US2012051711

申请日：2012-08-21

申请人： MICRON TECHNOLOGY INC ,  SANDHU GURTEJ S

发明人： SANDHU GURTEJ S

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/4908 ,  B82Y10/00 ,  H01L21/823437 ,  H01L21/823487 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/1225 ,  H01L29/24 ,  H01L29/401 ,  H01L29/42372 ,  H01L29/42392 ,  H01L29/49 ,  H01L29/66666 ,  H01L29/66795 ,  H01L29/66969 ,  H01L29/7827 ,  H01L29/785 ,  H01L29/7855 ,  H01L29/78642 ,  H01L29/78648 ,  H01L29/7869 ,  H01L29/78696

摘要： A semiconductor device structure is disclosed. The semiconductor device structure includes a mesa extending above a substrate. The mesa has a channel region between a first side and second side of the mesa. A first gate is on a first side of the mesa, the first gate comprising a first gate insulator and a first gate conductor comprising graphene overlying the first gate insulator. The gate conductor may comprise graphene in one or more monolayers. Also disclosed are a method for fabricating the semiconductor device structure; an array of vertical transistor devices, including semiconductor devices having the structure disclosed; and a method for fabricating the array of vertical transistor devices.

摘要翻译： 公开了一种半导体器件结构。 该半导体器件结构包括在衬底上方延伸的台面。 台面在台面的第一侧和第二侧之间具有沟道区。 第一栅极位于台面的第一侧上，第一栅极包括第一栅极绝缘体和覆盖第一栅极绝缘体的包括石墨烯的第一栅极导体。 栅极导体可以包含一个或多个单层中的石墨烯。 还公开了用于制造半导体器件结构的方法; 包括具有所公开结构的半导体器件的垂直晶体管器件阵列; 以及用于制造垂直晶体管器件阵列的方法。

公开(公告)号：WO2013027092A1

公开(公告)日：2013-02-28

申请号：PCT/IB2012/001068

申请日：2012-06-02

申请人： GOLD STANDARD SIMULATIONS LTD. ,  ASENOV, Asen ,  ROY, Gareth

发明人： ASENOV, Asen ,  ROY, Gareth

IPC分类号： H01L29/10 ,  H01L29/78 ,  H01L29/51 ,  H01L29/66

CPC分类号： H01L29/66651 ,  H01L21/02164 ,  H01L21/0262 ,  H01L21/02631 ,  H01L21/02636 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/823437 ,  H01L29/105 ,  H01L29/365 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： Variation resistant metal-oxide-semiconductor field effect transistors (MOSFETs) are manufactured using a high-K, metal-gate 'channel-last' process. A cavity is formed between spacers formed over a well area having separate drain and source areas, and then a recess into the well area is formed. The active region is formed in the recess, comprising an optional narrow highly doped layer, essentially a buried epitaxial layer, over which a second un-doped or lightly doped layer is formed which is a channel epitaxial layer. The high doping beneath the low doped epitaxial layer can be achieved utilizing low-temperature epitaxial growth with single or multiple delta doping, or slab doping. A high-K dielectric stack is formed over the channel epitaxial layer, over which a metal gate is formed within the cavity boundaries. In one embodiment of the invention a cap of poly-silicon or amorphous silicon is added on top of the metal gate.

摘要翻译： 使用高K，金属栅极“通道最后”工艺制造耐变压金属氧化物半导体场效应晶体管（MOSFET）。 在形成有具有分离的漏极和源极区域的阱区域之间的间隔物之间​​形成空腔，然后形成到阱区域的凹部。 有源区形成在凹部中，包括可选的窄的高掺杂层，基本上是埋入的外延层，在其上形成作为沟道外延层的第二未掺杂或轻掺杂层。 低掺杂外延层下的高掺杂可以利用具有单一或多个δ掺杂或板掺杂的低温外延生长来实现。 在沟道外延层上方形成高K电介质叠层，在腔外界面上形成金属栅极。 在本发明的一个实施例中，在金属栅极的顶部添加多晶硅或非晶硅的盖。

公开(公告)号：WO2012065378A1

公开(公告)日：2012-05-24

申请号：PCT/CN2011/071348

申请日：2011-02-27

申请人： 中国科学院微电子研究所 ,  骆志炯 ,  尹海洲 ,  朱慧珑

发明人： 骆志炯 ,  尹海洲 ,  朱慧珑

IPC分类号： H01L21/336

CPC分类号： H01L21/823437 ,  H01L21/823418 ,  H01L29/49 ,  H01L29/66545 ,  H01L29/7833

公开(公告)号：WO2010090892A1

公开(公告)日：2010-08-12

申请号：PCT/US2010/021977

申请日：2010-01-25

申请人： ADVANCED MICRO DEVICES, INC. ,  SCHULTZ, Richard ,  JOHNSON, Frank, Scott

发明人： SCHULTZ, Richard ,  JOHNSON, Frank, Scott

IPC分类号： H01L21/033 ,  H01L21/8234 ,  H01L21/336

CPC分类号： H01L21/823437 ,  H01L21/0337 ,  H01L21/32139 ,  H01L21/823431 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/785

摘要： Methods for fabricating a FinFET structure are provided. One method comprises forming a hard mask layer (204) on a gate-forming material layer (202) having a first portion (218, 230) and a second portion (234, 232). A plurality of mandrels (210) are fabricated on the hard mask layer and overlying the first portion and the second portion of the gate-forming material layer. A sidewall spacer material layer (214) is deposited overlying the plurality of mandrels. The sidewall spacer material layer overlying the first portion of the gate-forming material layer is partially etched. Sidewall spacers (220, 222, 228) are fabricated from the sidewall spacer material layer, the sidewall spacers being adjacent sidewalls of the plurality of mandrels. The plurality of mandrels are removed, the hard mask layer is etched using the sidewall spacers as an etch mask, and the gate-forming material layer is etched using the etched hard mask layer as an etch mask.

摘要翻译： 提供了制造FinFET结构的方法。 一种方法包括在具有第一部分（218,230）和第二部分（234,232）的栅极形成材料层（202）上形成硬掩模层（204）。 多个心轴（210）制造在硬掩模层上并覆盖栅极形成材料层的第一部分和第二部分。 侧壁间隔材料层（214）沉积在多个心轴上。 覆盖栅极形成材料层的第一部分的侧壁间隔材料层被部分蚀刻。 侧壁间隔件（220,222,228）由侧壁间隔物材料层制造，侧壁间隔件是与多个心轴相邻的侧壁。 去除多个心轴，使用侧壁间隔物作为蚀刻掩模蚀刻硬掩模层，并且使用蚀刻的硬掩模层作为蚀刻掩模蚀刻栅极形成材料层。

公开(公告)号：WO2009079159A2

公开(公告)日：2009-06-25

申请号：PCT/US2008084344

申请日：2008-11-21

申请人： INTEL CORP ,  RAKSHIT TITASH ,  GILES MARTIN D ,  GHANI TAHIR ,  MURTHY ANAND ,  CEA STEPHEN M

发明人： RAKSHIT TITASH ,  GILES MARTIN D ,  GHANI TAHIR ,  MURTHY ANAND ,  CEA STEPHEN M

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L21/823437 ,  H01L21/26506 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： A transistor structure that increases uniaxial compressive stress on the channel region of a tri-gate transistor comprises at least two semiconductor bodies formed on a substrate, each semiconductor body having a pair of laterally opposite sidewalls and a top surface, a common source region formed on one end of the semiconductor bodies, wherein the common source region is coupled to all of the at least two semiconductor bodies, a common drain region formed on another end of the semiconductor bodies, wherein the common drain region is coupled to all of the at least two semiconductor bodies, and a common gate electrode formed over the at least two semiconductor bodies, wherein the common gate electrode provides a gate electrode for each of the at least two semiconductor bodies and wherein the common gate electrode has a pair of laterally opposite sidewalls that are substantially perpendicular to the sidewalls of the semiconductor bodies.

摘要翻译： 一种增加三栅极晶体管的沟道区上的单轴压缩应力的晶体管结构包括至少两个形成在衬底上的半导体本体，每个半导体本体具有一对横向相对的侧壁和顶表面，形成在其上的公共源极区 半导体本体的一端，其中公共源极区域耦合到所有至少两个半导体本体;公共漏极区域，形成在半导体本体的另一端上，其中公共漏极区域耦合到所有的至少一个 两个半导体本体以及形成在所述至少两个半导体本体上方的公共栅电极，其中所述公共栅电极为所述至少两个半导体本体中的每一个提供栅电极，并且其中所述公共栅电极具有一对横向相对的侧壁， 基本垂直于半导体本体的侧壁。

公开(公告)号：WO2007149666A3

公开(公告)日：2008-07-24

申请号：PCT/US2007069329

申请日：2007-05-21

申请人： FAIRCHILD SEMICONDUCTOR ,  KRAFT NATHAN ,  KOCON CHRISTOPHER BOGUSLAW ,  THORUP PAUL

发明人： KRAFT NATHAN ,  KOCON CHRISTOPHER BOGUSLAW ,  THORUP PAUL

IPC分类号： H01L29/76

CPC分类号： H01L21/823437 ,  H01L27/088 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813

摘要： A field effect transistor (FET) includes a plurality of trenches extending into a semiconductor region. Each trench includes a gate electrode and a shield electrode with an inter-electrode dielectric therebetween, wherein the shield electrode and the gate electrode are electrically connected together.

摘要翻译： 场效应晶体管（FET）包括延伸到半导体区域中的多个沟槽。 每个沟槽包括栅电极和在其间具有电极间电介质的屏蔽电极，其中屏蔽电极和栅电极电连接在一起。

公开(公告)号：WO2008085523A1

公开(公告)日：2008-07-17

申请号：PCT/US2007/060434

申请日：2007-01-12

申请人： AGERE SYSTEMS, INC. ,  MERCHANT, Sailesh, M. ,  ROSSI, Nace, M.

发明人： MERCHANT, Sailesh, M. ,  ROSSI, Nace, M.

IPC分类号： H01L21/28 ,  H01L29/49 ,  H01L21/265 ,  H01L21/3215

CPC分类号： H01L21/28061 ,  H01L21/265 ,  H01L21/32053 ,  H01L21/823437 ,  H01L21/823828 ,  H01L29/4933

摘要： In one aspect, there is provided a method of manufacturing a semiconductor device that includes the steps of forming a polysilicon layer over a substrate, forming a silicide layer on the polysilicon layer, and forming a crystalline silicon layer at an interface between the silicide layer and the polysilicon layer prior to patterning the polysilicon and silicide layers. In another aspect, the crystalline silicon layer is formed prior to forming the contact plugs in a contact or window one dielectric layer.

摘要翻译： 一方面，提供了一种制造半导体器件的方法，其包括以下步骤：在衬底上形成多晶硅层，在多晶硅层上形成硅化物层，以及在硅化物层和硅化物层之间的界面处形成晶体硅层 在对多晶硅和硅化物层进行图案化之前的多晶硅层。 在另一方面，在形成接触插塞之前，在接触或窗口中形成一个电介质层形成晶体硅层。