公开(公告)号：WO2014153798A1

公开(公告)日：2014-10-02

申请号：PCT/CN2013/074771

申请日：2013-04-26

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78 ,  H01L21/336 ,  H01L29/10

CPC classification number: H01L27/11521 ,  H01L21/0257 ,  H01L21/0334 ,  H01L21/266 ,  H01L21/28273 ,  H01L29/1083 ,  H01L29/4916 ,  H01L29/4966 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/788 ,  H01L29/7881

Abstract: 公开了一种FLASH器件及其制造方法，该半导体器件包括：半导体衬底（101）；半导体衬底中的阱区（102）；位于阱区上的夹层结构，该夹层结构包括背栅导体（109）、位于背栅导体两侧的半导体鳍片（103'）、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质（108），其中阱区作为背栅导体的导电路径的一部分；与半导体鳍片相交的前栅堆叠，该前栅堆叠包括依次设置的浮栅电介质（121）、浮栅导体（122）、控制栅电介质（123）和控制栅导体（124），并且浮栅电介质将浮栅导体和半导体鳍片隔开；位于背栅导体上方以及半导体鳍片上方的绝缘帽盖（107'），并且绝缘帽盖将背栅导体与控制栅导体隔开；以及与半导体鳍片提供的沟道区相连的源区和漏区。该半导体器件可以实现高集成度和低功耗。

公开(公告)号：WO2014043947A1

公开(公告)日：2014-03-27

申请号：PCT/CN2012/082570

申请日：2012-10-08

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  梁擎擎 ,  钟汇才

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L21/28079 ,  H01L21/28141 ,  H01L21/2815 ,  H01L21/823842 ,  H01L27/11568 ,  H01L29/105 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/66598 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7843 ,  H01L2029/42388

Abstract: 提供一种半导体器件及其制造方法。该方法包括：在衬底（100）上形成第一掩蔽层（106）；以第一掩蔽层（106）为掩模，形成源区和漏区之一；在衬底（100）上形成第二掩膜层（120），并去除第一掩蔽层（106）；在第二掩蔽层（120）的侧壁上形成掩蔽侧墙（112）；以第二掩蔽层（120）和掩蔽侧墙（112）为掩模，形成源区和漏区中另一个；去除掩蔽侧墙（112）的至少一部分；以及形成栅介质层（130），并在第二掩膜层（120）或者在掩蔽侧墙（112）的剩余部分的侧壁上以侧墙的形式形成栅导体（134）。

公开(公告)号：WO2014008685A1

公开(公告)日：2014-01-16

申请号：PCT/CN2012/079177

申请日：2012-07-26

Applicant: 中国科学院微电子研究所 ,  殷华湘 ,  梁擎擎 ,  马小龙

Inventor： 殷华湘 ,  梁擎擎 ,  马小龙

IPC: H01L21/336

CPC classification number: H01L29/7847 ,  H01L21/02115 ,  H01L21/02266 ,  H01L21/02274 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/7849

Abstract: 一种半导体器件制造方法，包括：在衬底（1）上形成栅极堆叠结构（3/4）；在栅极堆叠结构周围形成假栅极侧墙（5）；在衬底（1）、栅极堆叠结构（3/4）以及假栅极侧墙（5）上沉积DLC材质的应力垫层（7）；执行退火，使得栅极堆叠结构（3/4）和栅极堆叠结构（3/4）下方的衬底（1）中的沟道区记忆了应力垫层（7）中的应力；去除假栅极侧墙（5）；在栅极堆叠结构（3/4）周围形成栅极侧墙（8）。依照本发明的半导体器件制造方法，利用高应力DLC薄膜对假栅以及沟道区产生记忆应变，从而有效提升了沟道区载流子迁移率，提高了器件性能。

公开(公告)号：WO2013155740A1

公开(公告)日：2013-10-24

申请号：PCT/CN2012/075309

申请日：2012-05-10

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  骆志炯

Inventor： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC: H01L29/06 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/26586 ,  H01L21/266 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0649 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/7849

Abstract: 一种半导体结构，包括，半导体基体（120），所述半导体基体（120）位于绝缘层（110）上，且所述绝缘层（110）位于半导体衬底（100）上；源漏区（140），其接于所述半导体基体（120）的两个相对的第一侧面（126）；栅极（160），其位于所述半导体基体（120）的两个相对的第二侧面上（128）；绝缘塞（124），位于所述绝缘层（110）上并嵌于所述半导体基体（120）中；外延层（180），夹于所述绝缘塞（124）和所述半导体基体（120）之间。一种半导体结构的形成方法，包括：在半导体衬底（100）上形成绝缘层（110）；在绝缘层（110）上形成半导体基体（120）；在所述半导体基体（120）内形成空腔，所述空腔暴露所述半导体衬底（100）；在所述空腔中选择性外延形成外延层（180）；在所述空腔中形成绝缘塞（124）。通过形成超陡的倒掺杂阱，利于减小短沟道效应。

公开(公告)号：WO2013095779A1

公开(公告)日：2013-06-27

申请号：PCT/US2012/062964

申请日：2012-11-01

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  BASKER, Veeraraghavan S. ,  BU, Huiming ,  LEOBANDUNG, Effendi ,  STANDAERT, Theodorus E. ,  YAMASHITA, Tenko ,  YEH, Chun-Chen

Inventor： BASKER, Veeraraghavan S. ,  BU, Huiming ,  LEOBANDUNG, Effendi ,  STANDAERT, Theodorus E. ,  YAMASHITA, Tenko ,  YEH, Chun-Chen

IPC: H01L27/088

CPC classification number: H01L29/7843 ,  H01L29/6656 ,  H01L29/66795

Abstract: FinFETS and methods for making FinFETs with a recessed stress liner. A method includes providing an SOI substrate with fins, forming a gate over the fins, forming an off-set spacer on the gate, epitaxially growing a film to merge the fins, depositing a dummy spacer around the gate, and recessing the merged epi film. Silicide is then formed on the recessed merged epi film followed by deposition of a stress liner film over the FinFET. By using a recessed merged epi process, a MOSFET with a vertical silicide (i.e. perpendicular to the substrate) can be formed. The perpendicular silicide improves spreading resistance.

Abstract translation: FinFET和用于制造具有凹陷应力衬垫的FinFET的方法。 一种方法包括向SOI衬底提供翅片，在鳍片上形成栅极，在栅极上形成偏置间隔物，外延生长膜以合并鳍片，在栅极周围沉积虚拟间隔物，并使合并的膜片膜凹陷 。 然后在凹陷的合并epi膜上形成硅化物，然后在FinFET上沉积应力衬垫膜。 通过使用凹入的合并epi工艺，可以形成具有垂直硅化物（即垂直于衬底）的MOSFET。 垂直硅化物提高了耐扩散性。

公开(公告)号：WO2012119418A1

公开(公告)日：2012-09-13

申请号：PCT/CN2011/078946

申请日：2011-08-25

Applicant: TSINGHUA UNIVERSITY ,  WANG, Jing ,  XU, Jun ,  GUO, Lei

Inventor： WANG, Jing ,  XU, Jun ,  GUO, Lei

IPC: H01L21/336 ,  H01L21/20

CPC classification number: H01L21/76283 ,  H01L21/76251 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/78684

Abstract: A strained Ge-on-insulator structure is provided, comprising: a silicon substrate (1100), in which an oxide insulating layer (1200) is formed on a surface of the silicon substrate (1100); a Ge layer (1300) formed on the oxide insulating layer (1200), in which a first passivation layer (1400) is formed between the Ge layer (1300) and the oxide insulating layer (1200); a gate stack (1600, 1700) formed on the Ge layer (1300), a channel region formed below the gate stack (1600, 1700), and a source (1800) and a drain (1800) formed on sides of the channel region; and a plurality of shallow trench isolation structures (1900) extending into the silicon substrate (1100) and filled with an insulating dielectric material to produce a strain in the channel region. Further, a method for forming the strained Ge-on-insulator structure is also provided.

Abstract translation: 提供了一种应变绝缘体上的结构，包括：在硅衬底（1100）的表面上形成氧化物绝缘层（1200）的硅衬底（1100）; 形成在氧化物绝缘层（1200）上的Ge层（1300），其中在Ge层（1300）和氧化物绝缘层（1200）之间形成第一钝化层（1400）; 形成在Ge层（1300）上的栅极堆叠（1600,1700），形成在栅极叠层（1600,1700）下方的沟道区域，以及形成在沟道区域侧面上的源极（1800）和漏极（1800） ; 以及多个浅沟槽隔离结构（1900），其延伸到硅衬底（1100）中并且填充有绝缘介电材料以在沟道区域中产生应变。 此外，还提供了用于形成应变的绝缘体上Ge的结构的方法。

公开(公告)号：WO2012119417A1

公开(公告)日：2012-09-13

申请号：PCT/CN2011/078944

申请日：2011-08-25

Applicant: TSINGHUA UNIVERSITY ,  WANG, Jing ,  XU, Jun ,  GUO, Lei

Inventor： WANG, Jing ,  XU, Jun ,  GUO, Lei

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/762 ,  H01L21/336

CPC classification number: H01L21/76283 ,  H01L21/76251 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/78684

Abstract: A strained Ge-on-insulator structure is provided, comprising: a silicon substrate (1100), in which an oxide insulating layer (1200) is formed on a surface of the silicon substrate (1100); a Ge layer (1300) formed on the oxide insulating layer (1200), in which a first passivation layer (1400) is formed between the Ge layer (1300) and the oxide insulating layer (1200); a gate stack (1600, 1700) formed on the Ge layer (1300), a channel region formed below the gate stack (1600, 1700), and a source (1800) and a drain (1800) formed on sides of the channel region; and a Si N stress cap layer (1900) covering the gate stack (1600, 1700) to produce a strain in the channel region. Further, a method for forming the strained Ge-on-insulator structure is also provided.

Abstract translation: 提供了一种应变绝缘体上的结构，包括：在硅衬底（1100）的表面上形成氧化物绝缘层（1200）的硅衬底（1100）; 形成在氧化物绝缘层（1200）上的Ge层（1300），其中在Ge层（1300）和氧化物绝缘层（1200）之间形成第一钝化层（1400）; 形成在Ge层（1300）上的栅极堆叠（1600,1700），形成在栅极叠层（1600,1700）下方的沟道区域，以及形成在沟道区域侧面上的源极（1800）和漏极（1800） ; 以及覆盖栅极堆叠（1600,1700）的Si N应力覆盖层（1900），以在沟道区域中产生应变。 此外，还提供了用于形成应变的绝缘体上Ge的结构的方法。

公开(公告)号：WO2012088795A1

公开(公告)日：2012-07-05

申请号：PCT/CN2011/071485

申请日：2011-03-03

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  吴昊 ,  肖卫平

Inventor： 朱慧珑 ,  吴昊 ,  肖卫平

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/785 ,  H01L21/26586 ,  H01L29/66803 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/78612

公开(公告)号：WO2011143961A1

公开(公告)日：2011-11-24

申请号：PCT/CN2011/071249

申请日：2011-02-24

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  骆志炯 ,  尹海洲

Inventor： 朱慧珑 ,  骆志炯 ,  尹海洲

IPC: H01L27/088 ,  H01L21/8232

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L29/7843

公开(公告)号：WO2011048714A1

公开(公告)日：2011-04-28

申请号：PCT/JP2010/000958

申请日：2010-02-16

Applicant: パナソニック株式会社 ,  伊藤理 ,  藤本裕雅 ,  赤松晋 ,  久都内知恵

Inventor： 伊藤理 ,  藤本裕雅 ,  赤松晋 ,  久都内知恵

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/092 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

Abstract: 　第１，第２のＭＩＳトランジスタは、半導体基板における第１，第２の活性領域上に形成された第１，第２のゲート絶縁膜１３ａ，１３ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１４ａ，１４ｂと、第１，第２のゲート電極の側面上に形成された断面形状がＬ字状の第１，第２の内側サイドウォール１８ａ，１８ｂを有する第１，第２のサイドウォール２３Ａ，２３Ｂと、第１，第２の活性領域における第１，第２のサイドウォールの外側方下に形成された第１，第２導電型の第１，第２のソースドレイン領域２６ａ，２６ｂとを備えている。第１のソースドレイン領域は、第１の活性領域に設けられたトレンチ２０内に形成され、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層２１を含む。第１の内側サイドウォール１８ａの幅Ｗ18aは、第２の内側サイドウォール１８ｂの幅Ｗ18bよりも小さい。

Abstract translation: 第一MIS晶体管和第二MIS晶体管分别包括：在半导体衬底上分别形成在第一和第二有源区上的第一和第二栅极绝缘膜（13a，13b） 分别形成在第一和第二栅极绝缘膜上的第一和第二栅电极（14a，14b） 第一和第二侧壁（23A，23B）分别具有分别形成在第一和第二栅电极的侧表面上的具有L形横截面的第一和第二内侧壁（18a，18b） 以及分别形成在分别形成在第一和第二有源区域中的第一和第二侧壁的外部下部位置的第一和第二导电类型的第一和第二源极极区（26a，26b）。 第一源极漏极区域形成在设置在第一有源区域中的沟槽（20）中，并且在第一有源区域的沟道区域中沿栅极长度方向包含混合硅晶体层（21），其中混合 硅晶层可产生第一应力。 第一内侧壁（18a）的宽度（W18a）比第二内侧壁（18b）的宽度（W18b）小。