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    QUANTUM DOT DEVICES
    1.
    发明申请
    QUANTUM DOT DEVICES 审中-公开
    量子点设备

    公开(公告)号：WO2017213640A1

    公开(公告)日：2017-12-14

    申请号：PCT/US2016/036324

    申请日：2016-06-08

    Applicant: INTEL CORPORATION

    Inventor： ROBERTS, Jeanette M. ,  PILLARISETTY, Ravi ,  MICHALAK, David J. ,  YOSCOVITS, Zachary R. ,  CLARKE, James S.

    IPC: H01L29/778 ,  H01L29/12 ,  H01L29/66 ,  H01L29/80 ,  H01L29/78

    CPC classification number: H01L29/127 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/28088 ,  H01L21/3212 ,  H01L29/0673 ,  H01L29/165 ,  H01L29/423 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66431 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/66977 ,  H01L29/7613 ,  H01L29/778 ,  H01L29/7781 ,  H01L29/7782 ,  H03K17/687

    Abstract: Disclosed herein are quantum dot devices, as well as related computing devices and methods. For example, in some embodiments, a quantum dot device may include: a base; a fin extending away from the base, wherein the fin includes a quantum well layer; and one or more gates disposed on the fin. In some such embodiments, the one or more gates may include first, second, and third gates. Spacers may be disposed on the sides of the first and second gates, such that a first spacer is disposed on a side of the first gate proximate to the second gate, and a second spacer, physically separate from the first spacer, is disposed on a side of the second gate proximate to the first gate. The third gate may be disposed on the fin between the first and second gates and extend between the first and second spacers.

    Abstract translation: 这里公开的是量子点器件以及相关的计算设备和方法。 例如，在一些实施例中，量子点器件可以包括：基座; 延伸离开所述基部的鳍片，其中所述鳍片包括量子阱层; 以及设置在翅片上的一个或多个闸门。 在一些这样的实施例中，一个或多个门可以包括第一，第二和第三门。 间隔物可以设置在第一和第二栅极的侧面上，使得第一间隔物设置在第一栅极的靠近第二栅极的一侧上，并且与第一间隔物物理分离的第二间隔物设置在第一 第二门的靠近第一门的一侧。 第三栅极可以设置在第一和第二栅极之间的鳍片上并且在第一和第二间隔器之间延伸。

    FINFET SPACER ETCH WITH NO FIN RECESS AND NO GATE-SPACER PULL-DOWN
    2.
    发明申请
    FINFET SPACER ETCH WITH NO FIN RECESS AND NO GATE-SPACER PULL-DOWN 审中-公开
    FINFET间隔器没有燃烧器和无盖板上拉

    公开(公告)号：WO2016209579A1

    公开(公告)日：2016-12-29

    申请号：PCT/US2016/035416

    申请日：2016-06-02

    Applicant: VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC.

    Inventor： RUFFELL, Simon

    IPC: H01L29/66 ,  H01L29/78 ,  H01L21/265

    CPC classification number: H01L21/3065 ,  H01L21/26586 ,  H01L21/283 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31116 ,  H01L21/31155 ,  H01L29/1033 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/66795

    Abstract: A method including providing a patterned feature extending from a substrate plane of a substrate, the patterned feature including a semiconductor portion and a coating in an unhardened state extending along a top region and along sidewall regions of the semiconductor portion; implanting first ions into the coating, the first ions having a first trajectory along perpendicular to the substrate plane, wherein the first ions form an etch-hardened portion comprising a hardened state disposed along the top region; directing a reactive etch using second ions at the coating, the second ions having a second trajectory forming a non-zero angle with respect to the perpendicular, wherein the reactive etch removes the etch-hardened portion at a first etch rate, wherein the first etch rate is less than a second etch rate when the second ions are directed in the reactive etch to the top portion in the unhardened state.

    Abstract translation: 一种方法，包括提供从衬底的衬底平面延伸的图案化特征，所述图案化特征包括半导体部分和沿着顶部区域延伸并沿着半导体部分的侧壁区域的未硬化状态的涂层; 将第一离子注入到涂层中，第一离子具有垂直于衬底平面的第一轨迹，其中第一离子形成蚀刻硬化部分，其包括沿顶部区域设置的硬化状态; 在所述涂层处引导使用第二离子的反应性蚀刻，所述第二离子具有相对于所述垂直线形成非零角度的第二轨迹，其中所述反应性蚀刻以第一蚀刻速率移除所述蚀刻硬化部分，其中所述第一蚀刻 当第二离子在反应性蚀刻中以未硬化状态引导到顶部时，速率小于第二蚀刻速率。

    HIGHLY SELECTIVE SPACER ETCH PROCESS WITH REDUCED SIDEWALL SPACER SLIMMING
    3.
    发明申请
    HIGHLY SELECTIVE SPACER ETCH PROCESS WITH REDUCED SIDEWALL SPACER SLIMMING 审中-公开
    具有减少的平台间隔滑动的高选择性间隔件流程

    公开(公告)号：WO2013096031A3

    公开(公告)日：2015-07-09

    申请号：PCT/US2012069052

    申请日：2012-12-12

    Applicant: TOKYO ELECTRON LTD ,  TOKYO ELECTRON US HOLDINGS INC

    Inventor： RALEY ANGELIQUE DENISE ,  MORI TAKUYA ,  OHTAKE HIROTO

    IPC: H01L21/00

    CPC classification number: H01L21/31116 ,  H01J37/32192 ,  H01J37/3222 ,  H01L21/283 ,  H01L21/3115 ,  H01L29/6656

    Abstract: A method for performing a spacer etch process is described. The method includes conformally applying a spacer material over a gate structure on a substrate, and performing a spacer etch process sequence to partially remove the spacer material from a capping region of the gate structure and a substrate region on the substrate adjacent a base of the gate structure, while retaining a spacer sidewall positioned along a sidewall of the gate structure. The spacer etch process sequence may include oxidizing an exposed surface of the spacer material to form a spacer oxidation layer, performing a first etching process to anisotropically remove the spacer oxidation layer from the spacer material at the substrate region on the substrate and the spacer material at the capping region of the gate structure, and performing a second etching process to selectively remove the spacer material from the substrate region on the substrate and the capping region of the gate structure to leave behind the spacer sidewall on the sidewall of the gate structure.

    Abstract translation: 描述了用于执行间隔物蚀刻工艺的方法。 该方法包括在衬底上的栅极结构上保形地施加间隔物材料，以及执行间隔物蚀刻工艺序列以从栅极结构的覆盖区域和邻近栅极基极的衬底区域部分地去除间隔物材料 同时保持沿着栅极结构的侧壁定位的间隔件侧壁。 间隔物蚀刻工艺序列可以包括氧化间隔物材料的暴露表面以形成间隔物氧化层，执行第一蚀刻工艺以在衬底上的衬底区域处的间隔物材料各向异性地去除间隔物氧化层，并且间隔物材料 栅极结构的封盖区域，并且执行第二蚀刻工艺以选择性地从衬底上的衬底区域和栅极结构的封盖区域去除间隔物材料，以在栅极结构的侧壁上留下间隔壁侧壁。

    半导体器件及其制造方法
    5.
    发明申请
    半导体器件及其制造方法 审中-公开

    公开(公告)号：WO2013166632A1

    公开(公告)日：2013-11-14

    申请号：PCT/CN2012/000913

    申请日：2012-07-03

    Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  张珂珂

    Inventor： 尹海洲 ,  张珂珂

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/7833

    Abstract: 本发明公开了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括至少一个由空气填充的栅极侧墙空隙。依照本发明的半导体器件及其制造方法，采用碳基材料形成牺牲侧墙，刻蚀去除牺牲侧墙之后形成了空气隙，有效降低了侧墙的整体介电常数，因而降低了栅极侧墙寄生电容，提高了器件性能。

    一种晶体管和半导体器件及其制作方法
    8.
    发明申请
    一种晶体管和半导体器件及其制作方法 审中-公开

    公开(公告)号：WO2013006992A1

    公开(公告)日：2013-01-17

    申请号：PCT/CN2011/001315

    申请日：2011-08-09

    Applicant: 中国科学院微电子研究所 ,  闫江 ,  赵利川

    Inventor： 闫江 ,  赵利川

    IPC: H01L21/28 ,  H01L29/78 ,  H01L21/336

    CPC classification number: H01L21/76897 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6656

    Abstract: 提供了一种晶体管和半导体器件及其制作方法。该制作晶体管的方法，包括下列步骤：在半导体衬底上确定有源区，在有源区上形成伪栅叠层、围绕所述伪栅叠层的主侧墙、围绕所述主侧墙的绝缘层，并且形成嵌于所述有源区内的源漏区；去除所述伪栅叠层中的伪栅极，形成由主侧墙包围的第一凹入部分；在所述第一凹入部分和贯穿所述绝缘层的源漏接触孔中同时填充铜而形成栅极和源漏接触。通过在"替代栅极"结构中对于栅极、源漏接触孔同时填充金属铜，减小了"替代栅极"工艺中栅极串联电阻和源漏接触孔电阻，同时提高了小尺寸情况下金属填充的效果，并有效地减小了工艺复杂度和难度。

    INTEGRATED CIRCUIT HAVING CHEMICALLY MODIFIED SPACER SURFACE
    9.
    发明申请
    INTEGRATED CIRCUIT HAVING CHEMICALLY MODIFIED SPACER SURFACE 审中-公开
    集成电路具有化学修饰的空间表面

    公开(公告)号：WO2012135363A2

    公开(公告)日：2012-10-04

    申请号：PCT/US2012030977

    申请日：2012-03-28

    Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  KIRKPATRICK BRIAN K ,  JAIN AMITABH

    Inventor： KIRKPATRICK BRIAN K ,  JAIN AMITABH

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/823864 ,  H01L21/0217 ,  H01L21/02321 ,  H01L21/02337 ,  H01L21/3105 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

    Abstract: A method (100) of fabricating an integrated circuit includes depositing (101) a first dielectric material onto a semiconductor surface of a substrate having a gate stack thereon including a gate electrode on a gate dielectric. The first dielectric material is etched (102) to form sidewall spacers on sidewalls of the gate stack. A top surface of the first dielectric material is chemically converted (103) to a second dielectric material by adding at least one element to provide surface converted sidewall spacers. The second dielectric material is chemically bonded across a transition region to the first dielectric material.

    Abstract translation: 制造集成电路的方法（100）包括将第一电介质材料沉积（101）到其上具有栅极叠层的衬底的半导体表面上，所述栅极叠层包括栅极电介质上的栅极电极。 蚀刻（102）第一介电材料以在栅极堆叠的侧壁上形成侧壁间隔物。 通过添加至少一种元素来提供表面转换的侧壁间隔物，将第一介电材料的顶表面化学转化（103）为第二介电材料。 第二电介质材料通过过渡区化学键合到第一电介质材料。

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