公开(公告)号：WO2004093192A1

公开(公告)日：2004-10-28

申请号：PCT/JP2003/004589

申请日：2003-04-10

Applicant: 富士通株式会社 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

Inventor： 江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

IPC: H01L27/088

CPC classification number: H01L21/823412 ,  H01L21/823456 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/823892

Abstract: 　所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する。　半導体装置は、第１の深さに達する素子分離領域と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。

Abstract translation: 具有期望特性的多种晶体管以较少的工艺步骤制造。 半导体器件包括到达第一深度的元件隔离区域，第一导电类型的第一和第二阱，形成在第一阱中的第一晶体管，并具有第一厚度的栅极隔离膜，第二导电类型的源极/漏极区域，以及 栅电极和形成在第二阱中的第二晶体管，并且具有第二厚度小于第一厚度的栅极隔离膜，第二导电类型的源/漏区和栅电极。 第一口井有第一个有罪不罚的浓度分布，仅在深度等于或大于第一深度的深度处显示最大值。 第二阱具有第二杂质浓度分布，其也在第二深度处显示最大值。 第二杂质浓度分布是杂质浓度分布的叠加，其在比第一杂质浓度分布上的第一深度小的第二深度处显示最大值。

公开(公告)号：WO2004112145A1

公开(公告)日：2004-12-23

申请号：PCT/JP2003/007373

申请日：2003-06-10

Applicant: 富士通株式会社 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

Inventor： 江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/76237 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/105 ,  H01L27/11546

Abstract: 集積回路装置は、フラッシュメモリ素子が形成されるメモリセルウェルと、それぞれ高電圧トランジスタが形成される、互いに逆導電型の第１のウェルと第２のウェルと、それぞれ低電圧トランジスタが形成される、互いに逆導電型の第３のウェルと第４のウェルとを含み、前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有する。

Abstract translation: 集成电路器件包括其中制造闪存元件的存储器阱，制造高电压晶体管的相互导电类型的第一和第二阱以及制造低电压晶体管的相互相反的导电类型的第三和第四阱 。 第一阱和第二阱中的至少一个以及第三阱和第四阱中的至少一个具有比存储阱的杂质浓度分布更尖锐的杂质浓度分布。

公开(公告)号：WO2004112139A1

公开(公告)日：2004-12-23

申请号：PCT/JP2003/007384

申请日：2003-06-10

Applicant: 富士通株式会社 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

Inventor： 江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

IPC: H01L27/088

CPC classification number: H01L21/823857 ,  H01L21/823892 ,  H01L27/0629

Abstract: 　トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。　半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。

Abstract translation: 在简单的步骤中制造包括晶体管和电阻器等多种半导体元件的半导体装置。 半导体器件制造方法包括以下步骤：在半导体衬底中形成纵横比为1以上的元件隔离区域，形成栅绝缘膜，沉积硅层，通过图案形成栅电极和电阻元件，形成 栅电极的侧壁，通过离子注入，用磷和第二有源区域重掺杂第一有源区和具有p型杂质的电阻元件，在500℃或更低温度下形成自对准硅化物阻挡层，沉积金属层覆盖 所述自对准硅化物阻挡层，并且选择性地形成金属硅化物层。 该方法还包括以下步骤：形成厚栅极绝缘膜和非常薄的栅极绝缘膜，并且执行不穿透厚栅极绝缘膜的第一导电类型的离子的注入以及穿透相反导电类型的离子的倾斜注入 厚栅绝缘膜前形成侧壁。

公开(公告)号：WO2006126245A1

公开(公告)日：2006-11-30

申请号：PCT/JP2005/009348

申请日：2005-05-23

Applicant: 富士通株式会社 ,  堤 智彦 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

Inventor： 堤 智彦 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

IPC: H01L21/8234 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088

CPC classification number: H01L27/0629 ,  H01L21/823814 ,  H01L21/823857 ,  H01L27/0266 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546

Abstract: 　ゲート絶縁膜９２と、ゲート絶縁膜９２上に形成されたゲート電極１０８と、ソース／ドレイン領域１５４とを有する第１のＭＩＳトランジスタと、ゲート絶縁膜９２よりも厚いゲート絶縁膜９６と、ゲート絶縁膜９６上に形成されたゲート電極１０８と、ソース／ドレイン領域１５４と、ソース／ドレイン領域１５４に接続して形成されたバラスト抵抗１２０とを有する第２のＭＩＳトランジスタと、バラスト抵抗１２０上に、ゲート絶縁膜９６より薄い絶縁膜９２を介して形成されたサリサイドブロック絶縁膜１４６と、ソース／ドレイン領域上に形成されたシリサイド膜１５６とを有する。  

Abstract translation: 公开了一种半导体器件，包括具有栅极绝缘膜（92）的第一MIS晶体管，形成在栅极绝缘膜（92）上的栅电极（108）和源极/漏极区域（154）; 第二MIS晶体管，其具有比栅极绝缘膜（92）厚的栅极绝缘膜（96），形成在栅极绝缘膜（96）上的栅电极（108），源极/漏极区域（154）和 与源/漏区（154）连接形成的镇流电阻（120）; 通过比栅极绝缘膜（96）薄的绝缘膜（92）形成在镇流电阻器（120）上的自对准硅化物绝缘膜（146）; 以及形成在源极/漏极区上的硅化物膜（156）。

公开(公告)号：WO2009057211A1

公开(公告)日：2009-05-07

申请号：PCT/JP2007/071235

申请日：2007-10-31

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  江間 泰示

Inventor： 江間 泰示

IPC: H01L27/10 ,  H01L45/00 ,  H01L49/00

CPC classification number: H01L27/101 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/24

Abstract: 　第１の導電膜２８ａと第１の記憶層３６と第２の導電膜３８とを形成する工程と、第１の方向に延在する線状のパターンを有する第１のマスクを形成する工程と、第１のマスクを用いて、第２の導電膜、第１の記憶層及び第１の導電膜をエッチングする工程と、第１の導電膜、第１の記憶層及び第２の導電膜を埋め込むように、第１の絶縁層４２を形成する工程と、第３の導電膜３２と第２の記憶層４８と第４の導電膜５６とを形成する工程と、第１の方向と交差する第２の方向に延在する線状のパターンを有する第２のマスクを形成する工程と、第２のマスクを用いて、第４の導電膜、第２の記憶層、第３の導電膜、第２の導電膜及び第１の記憶層をエッチングする工程とを有し、第１の導電膜と第３の導電膜とが交差する箇所に、第１の導電膜の一部である第１の下部電極と、第１の記憶層と、第２の導電膜より成る第１の上部電極とを有する第１の記憶素子３０を形成する。

Abstract translation: 一种制造半导体器件的方法具有形成第一导电膜（28a），第一存储层（36）和第二导电膜（38）的步骤，用于形成具有延伸的线性图案的第一掩模的步骤 第一方向，通过使用第一掩模蚀刻第二导电膜，第一存储层和第一导电膜的步骤，用于形成第一绝缘层（42）的步骤，以使第一导电膜 ，第一存储层和第二导电膜，用于形成第三导电膜（32），第二存储层（48）和第四导电膜（56）的步骤，形成具有线性 图案沿与第一方向交叉的第二方向延伸，以及通过使用第二掩模蚀刻第四导电膜，第二存储层，第三导电膜，第二导电膜和第一存储层的步骤。 在第一导电膜和第三导电膜彼此交叉的位置处，具有作为第一导电膜的一部分的第一下电极的第一存储元件（30），第一存储层，包括第一导电膜的第一上电极 形成第二导电膜。

公开(公告)号：WO2004061947A1

公开(公告)日：2004-07-22

申请号：PCT/JP2003/016781

申请日：2003-12-25

Applicant: 富士通株式会社 ,  江間 泰示

Inventor： 江間 泰示

IPC: H01L21/768

CPC classification number: H01L27/10894 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/76816 ,  H01L21/76838 ,  H01L23/5223 ,  H01L27/10808 ,  H01L27/10829 ,  H01L27/10852 ,  H01L27/10855 ,  H01L27/10882 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10897 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 多層配線構造を有する半導体装置は、第１の導電領域と、前記基板に対して前記第１の導電領域よりも高い位置に上面を有する第２の導電領域と、前記第１および第２の導電領域を覆う絶縁膜と、前記絶縁膜中に、前記第２の導電領域を露出するように形成された配線溝と、前記絶縁膜中に前記第１の導電領域を露出するように形成されたコンタクトホールと、前記配線溝および前記コンタクトホールを充填する配線パターンとよりなり、前記配線パターンの上面は、前記絶縁膜の上面に一致する。

Abstract translation: 在基板上具有多层布线结构的半导体器件包括：第一导电区域，具有比第一导电区域相对于基板高的顶面的第二导电区域;覆盖第一和第二导电区域的绝缘膜;布线 在绝缘膜上形成为露出第二导电区域的沟槽，形成在绝缘膜中以露出第一导电区域的接触孔以及布置在布线沟槽和接触孔中的布线图案。 布线图案的顶面与绝缘膜的顶面齐平。

公开(公告)号：WO2009057212A1

公开(公告)日：2009-05-07

申请号：PCT/JP2007/071237

申请日：2007-10-31

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  江間 泰示

Inventor： 江間 泰示

IPC: H01L27/10

CPC classification number: H01L27/0688 ,  H01L27/10 ,  H01L27/2436 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/147 ,  H01L45/1625 ,  H01L45/1675

Abstract: 　半導体基板１０上に第１の配線２８ａを形成する第１の工程と、第１の配線上に記憶素子３０を形成する第２の工程と、記憶素子を覆う第１の絶縁膜４０を形成する第３の工程と、第１の絶縁膜上に、第１の絶縁膜と研磨特性が異なる第２の絶縁膜４２を形成する第４の工程と、第１の絶縁膜を研磨ストッパとして、第１の絶縁膜の上面が露出するまで第２の絶縁膜を研磨する第５の工程と、記憶素子の上部電極３８を露出する開口部４６を第１の絶縁膜に形成する第６の工程と、上部電極に接続された導電膜より成る第２の配線３２ａを形成する第７の工程とを有している。記憶素子が埋め込まれた第２の絶縁膜上に導電膜を形成し、かかる導電膜をパターニングすることにより記憶素子に接続された第２の配線を形成するため、第２の配線が記憶素子の下部電極や第１の配線と短絡してしまうのを確実に防止することができる。

Abstract translation: 一种制造半导体器件的方法包括在半导体衬底（10）上形成第一布线（28a）的第一步骤，在第一布线上形成存储元件（30）的第二步骤，形成第一绝缘膜 （40），覆盖所述存储元件的第四步骤，形成具有与所述第一绝缘膜不同的抛光特性的第二绝缘膜（42）的第四工序;将所述第一绝缘膜研磨为所述第二绝缘膜的第五工序 阻止直到第一绝缘膜的上表面露出为止;形成开口（46）的第六步骤，第一绝缘膜中存储元件的上电极（38）暴露在第一绝缘膜中;第七步骤，形成第二导线 32a），其由连接到上电极的导电膜制成。 通过在其上嵌入存储元件的第二绝缘膜上形成导电膜并对该导电膜进行构图，形成与存储元件连接的第二布线，使得可以可靠地防止第二布线短路以降低 存储元件的电极和第一线。

公开(公告)号：WO2005024957A1

公开(公告)日：2005-03-17

申请号：PCT/JP2003/011125

申请日：2003-08-29

Applicant: 富士通株式会社 ,  江間 泰示

Inventor： 江間 泰示

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11529

Abstract: 　接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。　半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。

Abstract translation: 公开了具有低接地导体电阻和低位线电容的快闪存储器半导体器件。 半导体器件包括具有平坦表面的第一绝缘层，该层形成在其上形成有多个半导体元件的半导体衬底结构上;多个柱状导电插塞，其形成为穿透第一绝缘层， 厚度方向延伸穿过第一绝缘层的多个壁状导电插塞，具有平坦表面的第二绝缘层，该第二绝缘层在第一绝缘层上形成以覆盖柱状导电插塞和 壁状导电塞，以及具有双镶嵌结构的多个第一布线。 每个第一布线具有第一部分，其形成为在厚度方向上穿透第二绝缘层并且连接到至少一个柱状导电插塞，并且第二部分形成在第二绝缘层中和 中间深度，并且在上面看时与至少一个壁状导电塞显然相交。

公开(公告)号：WO2004090983A1

公开(公告)日：2004-10-21

申请号：PCT/JP2003/004326

申请日：2003-04-04

Applicant: 富士通株式会社 ,  浅野 正義 ,  野村 俊雄 ,  江間 泰示

Inventor： 浅野 正義 ,  野村 俊雄 ,  江間 泰示

IPC: H01L27/088

CPC classification number: H01L21/82385 ,  H01L21/823814 ,  H01L21/823857

Abstract: 　多電圧半導体集積回路装置を製造する簡略化された製造方法を提供する。　半導体装置の製造方法は、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む。

Abstract translation: 一种制造多电压半导体集成电路器件的简化方法。 一种制造半导体器件的方法，包括（a）在半导体衬底的第一区域中形成具有第一厚度的第一栅极绝缘膜的步骤，（b）形成具有第二厚度的第二栅极绝缘膜的步骤 （c）在具有第一和第二栅极绝缘膜的第一和第二栅极绝缘膜上形成栅电极的步骤，第一和第二区域保持不被去除，（d） ）通过第一和第二栅极绝缘膜将杂质离子注入到第一和第二区域中的步骤，以将第一低浓度的杂质添加到第一区域，而第二低浓度的第二低浓度的第一低浓度的杂质向第二区域 （e）在至少接触形成区域中除去第一和第二栅极绝缘膜的步骤，以及（f）将高浓度杂质添加到包括接触形成区域 在第一和第二区域建立区域。

公开(公告)号：WO2009016739A1

公开(公告)日：2009-02-05

申请号：PCT/JP2007/064998

申请日：2007-07-31

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  薄島 章弘 ,  有吉 潤一 ,  江間 泰示

Inventor： 薄島 章弘 ,  有吉 潤一 ,  江間 泰示

IPC: H01L21/8234 ,  H01L21/8247 ,  H01L27/088 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11526 ,  H01L21/28273 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/105 ,  H01L27/11546 ,  H01L29/7881

Abstract: 　同一基板上に、メモリトランジスタと、高電圧動作トランジスタと、低電圧動作トランジスタを有する半導体装置において、前記メモリトランジスタは、第１のゲート側壁絶縁膜（１０Ｍ）と、当該第１のゲート側壁絶縁膜の外側に位置する第２のゲート側壁絶縁膜（２０Ｍ）とを有し、前記高電圧動作トランジスタは、前記第１のゲート側壁絶縁膜と同一組成の第３のゲート側壁絶縁膜（１０Ｈ）と、当該第３のゲート側壁絶縁膜の外側に位置し、前記第２のゲート側壁絶縁膜と同一組成の第４のゲート側壁絶縁膜（２０Ｈ）とを有し、前記低電圧動作トランジスタは、前記第２及び第４のゲート側壁絶縁膜と同一組成の第５のゲート側壁絶縁膜（２０Ｌ）を有する。前記低電圧動作トランジスタのトータルの側壁スペーサの幅は、前記高電圧動作トランジスタのトータルの側壁スペーサの幅よりも、前記第３のゲート側壁絶縁膜（１０Ｈ）の膜厚分だけ狭い。

Abstract translation: 在同一衬底上具有存储晶体管，高电压工作晶体管和低电压工作晶体管的半导体器件中，存储晶体管具有第一栅极侧壁绝缘膜（10M）和第二栅极侧壁绝缘膜（20M ）位于第一栅极侧壁绝缘膜外部。 高电压工作晶体管具有与第一栅极侧壁绝缘膜相同组成的第三栅极侧壁绝缘膜（10H）和位于第三栅极侧壁绝缘膜外侧并具有相同成分的第四栅极侧壁绝缘膜（20H） 作为第二栅极侧壁绝缘膜。 低电压操作晶体管具有与第二和第四栅极侧壁绝缘膜相同组成的第五栅极侧壁绝缘膜（20L）。 低压操作晶体管的侧壁间隔物的总宽度比第三栅极侧壁绝缘膜（10H）的膜厚部分高于高电压操作晶体管的侧壁间隔物的总宽度。