公开(公告)号：WO2019066912A1

公开(公告)日：2019-04-04

申请号：PCT/US2017/054368

申请日：2017-09-29

申请人： INTEL CORPORATION ,  LE, Van H. ,  SHARMA, Abhishek A. ,  CHU-KUNG, Benjamin ,  DEWEY, Gilbert ,  PILLARISETTY, Ravi ,  RESHOTKO, Miriam R. ,  SHIVARAMAN, Shriram ,  TAN, Li Huey ,  TRONIC, Tristan A. ,  KAVALIEROS, Jack T.

发明人： LE, Van H. ,  SHARMA, Abhishek A. ,  CHU-KUNG, Benjamin ,  DEWEY, Gilbert ,  PILLARISETTY, Ravi ,  RESHOTKO, Miriam R. ,  SHIVARAMAN, Shriram ,  TAN, Li Huey ,  TRONIC, Tristan A. ,  KAVALIEROS, Jack T.

IPC分类号： H01L29/786

CPC分类号： H01L29/78642 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/124 ,  H01L29/78648 ,  H01L29/78663 ,  H01L29/78672 ,  H01L29/78684 ,  H01L29/7869 ,  H01L29/78696

摘要： Embodiments herein describe techniques for a semiconductor device, which may include a substrate, and a U-shaped channel above the substrate. The U-shaped channel may include a channel bottom, a first channel wall and a second channel wall parallel to each other, a source area, and a drain area. A gate dielectric layer may be above the substrate and in contact with the channel bottom. A gate electrode may be above the substrate and in contact with the gate dielectric layer. A source electrode may be coupled to the source area, and a drain electrode may be coupled to the drain area. Other embodiments may be described and/or claimed.

公开(公告)号：WO2017081579A1

公开(公告)日：2017-05-18

申请号：PCT/IB2016/056578

申请日：2016-11-02

申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

发明人： YAMAZAKI, Shunpei

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/06 ,  H01L27/088 ,  H01L27/10 ,  H01L27/108 ,  H01L29/786 ,  H01L51/50 ,  H05B33/04 ,  H05B33/10 ,  H05B33/22

CPC分类号： H01L27/1207 ,  H01L21/02178 ,  H01L21/0223 ,  H01L21/02266 ,  H01L21/02271 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/8221 ,  H01L21/8258 ,  H01L21/84 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/53295 ,  H01L27/1225 ,  H01L29/66969 ,  H01L29/78603 ,  H01L29/78606 ,  H01L29/7869

摘要： To provide a highly reliable semiconductor device that is suitable for miniaturization and an increase in density. The semiconductor device includes a first insulator over a substrate, a transistor including an oxide semiconductor over the first insulator, a second insulator over the transistor, and a third insulator over the second insulator. The first insulator and the third insulator have a barrier property with respect to oxygen and hydrogen. The second insulator includes an excess-oxygen region. The transistor is enclosed with the first insulator and the third insulator that are in contact with each other in an edge of a region where the transistor is positioned.

摘要翻译： 为了提供适合小型化和增加密度的高度可靠的半导体器件。 该半导体器件包括在衬底上的第一绝缘体，在第一绝缘体上包括氧化物半导体的晶体管，在晶体管上的第二绝缘体以及在第二绝缘体上的第三绝缘体。 第一绝缘体和第三绝缘体相对于氧和氢具有阻隔性。 第二绝缘体包括过量氧区域。 晶体管被第一绝缘体和第三绝缘体封闭，所述第一绝缘体和第三绝缘体在晶体管所处的区域的边缘彼此接触。

公开(公告)号：WO2017007563A1

公开(公告)日：2017-01-12

申请号：PCT/US2016/036259

申请日：2016-06-07

申请人： SANDISK TECHNOLOGIES LLC

发明人： FUJIWARA, Kan ,  FUTASE, Takuya ,  IIZUKA, Toshihiro ,  KIKUCHI, Shin ,  TANAKA, Yoichiro ,  NISHIDA, Akio ,  PETTI, Christopher J

IPC分类号： H01L27/24 ,  H01L45/00

CPC分类号： H01L27/2481 ,  H01L21/8221 ,  H01L27/2436 ,  H01L27/2454 ,  H01L27/249 ,  H01L45/06 ,  H01L45/08 ,  H01L45/085 ,  H01L45/12 ,  H01L45/1226 ,  H01L45/1253 ,  H01L45/142 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

摘要： A three-dimensional (3D) non-volatile memory array having a silicide bit line and method of fabricating is disclosed. The fabrication technique may comprise forming a metal silicide for at least a portion (546a, 546b) of the bit line (530). The device has reversible resistivity material (532) between the word lines (536) and the bit lines (530). The reversible resistivity material may be a metal oxide. The metal that is used to form the silicide may serve as an oxygen scavenger to draw oxygen away from the silicon, thus preventing formation of silicon oxide between the reversible resistivity material and the bit line. The metal silicide may also help prevent formation of a depletion layer in silicon in the bit line.

摘要翻译： 公开了一种具有硅化物位线和制造方法的三维（3D）非易失性存储器阵列。 制造技术可以包括在位线（530）的至少一部分（546a，546b）上形成金属硅化物。 该装置在字线（536）和位线（530）之间具有可逆电阻率材料（532）。 可逆电阻率材料可以是金属氧化物。 用于形成硅化物的金属可以用作氧清除剂，以从氧中吸取氧，从而防止在可逆电阻率材料和位线之间形成氧化硅。 金属硅化物还可以帮助防止在位线中的硅中形成耗尽层。

公开(公告)号：WO2015099668A1

公开(公告)日：2015-07-02

申请号：PCT/US2013/077559

申请日：2013-12-23

申请人： INTEL CORPORATION ,  LEE, Kevin, J. ,  SARASWAT, Ruchir ,  ZILLMANN, Uwe ,  COWLEY, Nicholas, P. ,  SCHAEFER, Andre ,  JAIN, Rinkle ,  DROEGE, Guido

发明人： LEE, Kevin, J. ,  SARASWAT, Ruchir ,  ZILLMANN, Uwe ,  COWLEY, Nicholas, P. ,  SCHAEFER, Andre ,  JAIN, Rinkle ,  DROEGE, Guido

IPC分类号： H01L27/108

CPC分类号： H01L23/5223 ,  H01L21/4846 ,  H01L21/486 ,  H01L21/4875 ,  H01L21/76898 ,  H01L21/8221 ,  H01L23/481 ,  H01L23/492 ,  H01L23/498 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/49894 ,  H01L25/0657 ,  H01L27/0629 ,  H01L28/90 ,  H01L2225/06544 ,  H01L2924/0002 ,  H01L2924/00

摘要： Techniques are disclosed for forming a through-body-via (TBV) isolated coaxial capacitor in a semiconductor die. In some embodiments, a cylindrical capacitor provided using the disclosed techniques may include, for example, a conductive TBV surrounded by a dielectric material and an outer conductor plate. The TBV and outer plate can be formed, for example, so as to be self-aligned with one another in a coaxial arrangement, in accordance with some embodiments. The disclosed capacitor may extend through the body of a host die such that its terminals are accessible on the upper and/or lower surfaces thereof. Thus, in some cases, the host die can be electrically connected with another die to provide a die stack or other three-dimensional integrated circuit (3D IC), in accordance with some embodiments. In some instances, the disclosed capacitor can be utilized, for example, to provide integrated capacitance in a switched-capacitor voltage regulator (SCVR).

摘要翻译： 公开了用于在半导体管芯中形成通孔通孔（TBV）隔离同轴电容器的技术。 在一些实施例中，使用所公开的技术提供的圆柱形电容器可以包括例如由介电材料和外导体板包围的导电TBV。 根据一些实施例，TBV和外板可以例如形成为以同轴布置彼此自对准。 所公开的电容器可以延伸穿过主模具的主体，使得其端子在其上表面和/或下表面上可接近。 因此，根据一些实施例，在一些情况下，主体管芯可以与另一个管芯电连接以提供管芯堆叠或其他三维集成电路（3D IC）。 在一些情况下，所公开的电容器可用于例如在开关电容器电压调节器（SCVR）中提供集成电容。

公开(公告)号：WO2015068226A1

公开(公告)日：2015-05-14

申请号：PCT/JP2013/080009

申请日：2013-11-06

申请人： ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  原田 望

发明人： 舛岡　富士雄 ,  原田　望

IPC分类号： H01L21/8238 ,  H01L21/336 ,  H01L27/092 ,  H01L29/78

CPC分类号： H01L21/324 ,  H01L21/2251 ,  H01L21/2257 ,  H01L21/28531 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/8221 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/5226 ,  H01L23/53271 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/11582 ,  H01L29/0847 ,  H01L29/41741 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/78618 ,  H01L29/78642 ,  H01L29/78696 ,  H01L29/788 ,  H01L29/792

摘要： 　半導体装置の製造方法は、半導体基板（１）上に位置する半導体柱（６）にＳＧＴを形成し、半導体柱（６）の中央部に存在する不純物領域（２ａ、３ｂ）又はゲート導体層（１０ｄ）の側面に接するように配線半導体層（１５、２２）を形成する。配線半導体層（１５、２２）の側面に形成された第１の合金層（１９ａ、２３ａ）が、不純物領域（２ｂ、３ｂ）及びゲート導体層（１０ｄ）と直接的に繋がり、配線半導体層（１５、２２）の上面及び側面に形成された第２の合金層（１９ｂ、２３ｂ）の上面上に形成されたコンタクトホール（２８ｃ、２８ａ）を介して出力配線金属層（Ｖｏｕｔ）に接続されている。

摘要翻译： 在该半导体装置的制造方法中，在位于半导体基板（1）的顶部的半导体柱（6）上形成SGT，形成布线半导体层（15,22） 存在于半导体柱（6）中间的栅极导体层（10d）或杂质区（2b，3b）。 形成在布线半导体层（15,22）的侧面上的第一合金层（19a，23a）直接与杂质区域（2b，3b）和栅极导体层（10d）连接，并与输出布线金属 通过形成在布线半导体层（15,22）的顶表面和侧表面上的第二合金层（19b，23b）的顶表面中的接触孔（28c，28a）形成层（Vout）。

公开(公告)号：WO2015017410A1

公开(公告)日：2015-02-05

申请号：PCT/US2014/048616

申请日：2014-07-29

申请人： EFFICIENT POWER CONVERSION CORPORATION

发明人： CAO, Jianjun ,  BEACH, Robert ,  LIDOW, Alexander ,  NAKATA, Alana ,  ZHAO, Guangyuan ,  MA, Yanping ,  STRITTMATTER, Robert ,  DE ROOJI, Michael A. ,  ZHOU, Chunhua ,  KOLLURI, Seshadri ,  LIU, Fang Chang ,  CHIANG, Ming-Kun ,  CAO, Jiali ,  JAUHAR, Agus

IPC分类号： H01L29/66

CPC分类号： H01L27/1207 ,  H01L21/763 ,  H01L21/8221 ,  H01L21/8258 ,  H01L27/085 ,  H01L29/04 ,  H01L29/1066 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/41766 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787

摘要： A GaN transistor with polysilicon layers for creating additional components for an integrated circuit and a method for manufacturing the same. The GaN device includes an EPI structure and an insulating material disposed over EPI structure. Furthermore, one or more polysilicon layers are disposed in the insulating material with the polysilicon layers having one or more n-type regions and p-type regions. The device further includes metal interconnects disposed on the insulating material and vias disposed in the insulating material layer that connect source and drain metals to the n-type and p-type regions of the polysilicon layer.

摘要翻译： 具有用于产生用于集成电路的附加元件的多晶硅层的GaN晶体管及其制造方法。 GaN器件包括EPI结构和设置在EPI结构上的绝缘材料。 此外，在多晶硅层具有一个或多个n型区域和p型区域的绝缘材料中设置一个或多个多晶硅层。 该装置还包括设置在绝缘材料上的金属互连和设置在绝缘材料层中的通孔，其将源极和漏极金属连接到多晶硅层的n型和p型区域。

公开(公告)号：WO2015009614A1

公开(公告)日：2015-01-22

申请号：PCT/US2014/046503

申请日：2014-07-14

申请人： QUALCOMM INCORPORATED

发明人： DU, Yang

IPC分类号： H01L23/48 ,  H01L27/06

CPC分类号： H01L25/18 ,  H01L21/77 ,  H01L21/8221 ,  H01L23/481 ,  H01L25/0657 ,  H01L27/0688 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2225/06544 ,  Y10T29/41 ,  H01L2924/00014

摘要： Embodiments disclosed in the detailed description include a complete system-on-chip (SOC) solution using monolithic three dimensional (3D) integrated circuit (IC) (3DIC) integration technology. The present disclosure includes example of the ability to customize layers within a monolithic 3DIC and the accompanying short interconnections possible between tiers through monolithic intertier vias (MIV) to create a system on a chip. In particular, different tiers of the 3DIC are constructed to support different functionality and comply with differing design criteria. Thus, the 3DIC can have an analog layer, layers with higher voltage threshold, layers with lower leakage current, layers of different material to implement components that need different base materials and the like. Unlike the stacked dies, the upper layers may be the same size as the lower layers because no external wiring connections are required.

摘要翻译： 在详细描述中公开的实施例包括使用单片三维（3D）集成电路（IC）（3DIC）（3DIC）集成技术的完整的片上系统（SOC）解决方案。 本公开包括定制单片3DIC内的层的能力的示例以及通过整体式层间通孔（MIV）在层之间可能的伴随的短互连以在芯片上创建系统的示例。 特别地，3DIC的不同层被构造成支持不同的功能并且符合不同的设计标准。 因此，3DIC可以具有模拟层，具有较高电压阈值的层，具有较低漏电流的层，不同材料层，以实现需要不同基底材料等的部件。 与堆叠的模具不同，上层可以与下层具有相同的尺寸，因为不需要外部布线连接。

公开(公告)号：WO2014178203A1

公开(公告)日：2014-11-06

申请号：PCT/JP2014/051220

申请日：2014-01-22

申请人： 株式会社 東芝

发明人： 臼田　宏治 ,  手塚　勉

IPC分类号： H01L27/00 ,  H01L21/20 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/786

CPC分类号： H01L27/0688 ,  H01L21/02521 ,  H01L21/02675 ,  H01L21/8221

摘要： 　複数の半導体素子を積層した３次元半導体装置であって、第１の半導体素子（２０）が形成された基板（１０）と、基板（１０）上に形成された層間膜（３０）と、層間膜（３０）上に形成されたチャネル層（５０）と、チャネル層（５０）に形成された第２の半導体素子とを具備している。そして、層間膜（３０）は、少なくとも光遮断層（３４）を含んでいる。

摘要翻译： 其中层叠有多个半导体元件的三维半导体器件设置有形成有第一半导体元件（20）的基板（10），形成在基板（10）上的中间膜（30） ，形成在层间膜（30）上的沟道层（50）和形成在沟道层（50）上的第二半导体元件。 此外，中间膜（30）至少包括遮光层（34）。

公开(公告)号：WO2013056405A1

公开(公告)日：2013-04-25

申请号：PCT/CN2011/001997

申请日：2011-11-30

申请人： 中国科学院微电子研究所 ,  梁擎擎 ,  钟汇才 ,  朱慧珑

发明人： 梁擎擎 ,  钟汇才 ,  朱慧珑

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7827 ,  H01L21/28008 ,  H01L21/8221 ,  H01L21/84 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/1203 ,  H01L29/458 ,  H01L29/4908 ,  H01L29/66666 ,  H01L29/78642

摘要： 本发明公开了一种半导体结构，包括：衬底，位于所述衬底上的导体层和围绕所述导体层的电介质层；覆盖所述导体层和所述电介质层的绝缘层；形成在所述绝缘层上的栅极导体层，以及围绕所述栅极导体层的电介质层；覆盖所述栅极导体层和所述围绕栅极导体层的电介质层的绝缘层；填充有半导体材料的通道垂直穿过所述栅极导体层且该通道的底部停止在所述导体层上，在所述通道的顶部设置有用作漏/源极的导体插塞；用作源/漏极的导体插塞与所述导体层电接触，用作栅极的导体插塞与所述栅极导体层电接触。

公开(公告)号：WO2011145159A1

公开(公告)日：2011-11-24

申请号：PCT/JP2010/007010

申请日：2010-12-01

申请人： パナソニック株式会社 ,  青井信雄

发明人： 青井信雄

IPC分类号： H01L25/065 ,  H01L21/3205 ,  H01L23/373 ,  H01L23/52 ,  H01L25/07 ,  H01L25/18 ,  H01L27/00

CPC分类号： H01L27/0688 ,  C08K3/04 ,  H01L21/8221 ,  H01L23/295 ,  H01L23/3192 ,  H01L23/481 ,  H01L24/13 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05571 ,  H01L2224/056 ,  H01L2224/10126 ,  H01L2224/13009 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/13565 ,  H01L2224/1357 ,  H01L2224/1369 ,  H01L2224/16147 ,  H01L2224/27416 ,  H01L2224/27618 ,  H01L2224/29076 ,  H01L2224/29078 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/29393 ,  H01L2224/32145 ,  H01L2224/73103 ,  H01L2224/73104 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/81903 ,  H01L2224/83191 ,  H01L2224/83862 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/07802 ,  H01L2924/14 ,  H01L2224/94 ,  H01L2224/83 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2224/05552

摘要： 　第１の半導体基板（１０１）と第２の半導体基板（１１１）とが接着剤（１０７Ａ）によって貼り合わされている。第１の半導体基板（１０１）には、少なくとも端部が露出する第１の電極（１０４）が設けられていると共に、第２の半導体基板（１１１）には、少なくとも端部が露出する第２の電極（１１４）が設けられている。接着剤（１０７Ａ）は、カーボンナノチューブを含有すると共に、第１の電極（１０４）と第２の電極（１１４）との接続部及びその近傍を除く領域に形成されている。

摘要翻译： 第一半导体衬底（101）和第二半导体衬底（111）通过粘合剂（107A）彼此结合。 第一半导体衬底（101）配备有至少一个端部暴露的第一电极（104），并且第二半导体衬底（111）装备有第二电极（114），其中至少一个端部 被暴露。 粘合剂（107A）含有碳纳米管，并且被施加到除了第一电极（104）和第二电极（114）之间的连接部分以及与连接部分相邻的区域之外的区域上。