公开(公告)号：WO2017040322A1

公开(公告)日：2017-03-09

申请号：PCT/US2016/049082

申请日：2016-08-26

申请人： LATTICE SEMICONDUCTOR CORPORATION

发明人： OMID-ZOHOOR, Farrokh Kia ,  BUI, Nguyen, Duc ,  LY, Binh

IPC分类号： G11C17/16 ,  G11C17/18

CPC分类号： G11C17/16 ,  G11C17/18 ,  H01L27/11206 ,  H01L27/11582 ,  H01L28/00

摘要： A non-volatile programmable bitcell has a read enable device with a source coupled with a bitline, an anti-fuse device with a gate coupled with a first write line, a drain coupled with a supply voltage and a source coupled with a drain of the read enable device. The bitcell has a fuse device coupled between a second write line and the drain of the read enable device. A magnitude of current flowing in the bitline, when the read enable device is enabled for reading, is dependent both on (1 ) a voltage level applied to the first write line and anti-fuse device state and on (2) a voltage level applied to the second write line and fuse device state. Usages include in a memory array, such as for FPGA configuration memory. The bitcell can be used as a multi-time programmable element, or to store multiple bit values.

摘要翻译： 非易失性可编程位单元具有读取使能器件，其源极与位线耦合，反熔丝器件具有与第一写入线耦合的栅极，与电源电压耦合的漏极和与漏极耦合的源极 读使能装置。 位单元具有耦合在第二写入线和读取使能器件的漏极之间的熔丝器件。 当读取使能器件使能读取时，在位线中流动的电流的大小取决于（1）施加到第一写入线路的电压电平和反熔丝器件状态，并且（2）施加的电压电平 到第二个写入线和熔丝器件状态。 用途包括在存储器阵列中，例如用于FPGA配置存储器。 位单元可以用作多时间可编程元件，或用于存储多个位值。

公开(公告)号：WO2016137734A3

公开(公告)日：2016-11-24

申请号：PCT/US2016017013

申请日：2016-02-08

申请人： QUALCOMM INC

发明人： LI XIA ,  LU XIAO ,  CHEN XIAONAN ,  WANG ZHONGZE

IPC分类号： H01L29/423 ,  G11C16/04 ,  G11C16/10 ,  G11C17/16 ,  G11C17/18 ,  H01L27/112 ,  H01L29/792

CPC分类号： G11C16/10 ,  G11C16/0466 ,  G11C17/146 ,  G11C17/16 ,  G11C17/18 ,  H01L27/11206 ,  H01L29/42348 ,  H01L29/7923

摘要： A semiconductor device for a one-time programmable (OTP) memory according to some examples of the disclosure includes a gate, a dielectric region below the gate, a source terminal below the dielectric region and offset to one side, a drain terminal below the dielectric region and offset to an opposite side from the source terminal, a drain side charge trap in the dielectric region capable of programming the semiconductor device, and a source side charge trap in the dielectric region opposite the drain side charge trap and capable of programming the semiconductor device.

摘要翻译： 根据本公开的一些示例的用于一次性可编程（OTP）存储器的半导体器件包括栅极，在栅极下方的电介质区域，在电介质区域下方并偏移到一侧的源极端子，在电介质下方的漏极端子 区域并且偏移到与源极端子相反的一侧，在能够编程半导体器件的电介质区域中的漏极侧电荷陷阱以及在与漏极侧电荷陷阱相对的电介质区域中的源极侧电荷陷阱，并且能够编程半导体 设备。

公开(公告)号：WO2016067895A1

公开(公告)日：2016-05-06

申请号：PCT/JP2015/078732

申请日：2015-10-09

申请人： 株式会社フローディア

发明人： 谷口　泰弘 ,  葛西　秀男 ,  川嶋　泰彦 ,  櫻井　良多郎 ,  品川　裕 ,  奥山　幸祐

IPC分类号： H01L27/10 ,  G11C16/02 ,  G11C16/06 ,  G11C17/06

CPC分类号： H01L27/11206 ,  G11C17/06 ,  G11C17/16 ,  G11C17/18 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/0629 ,  H01L27/10805 ,  H01L27/11502 ,  H01L27/11585

摘要： 　アンチヒューズメモリ（2b）では、従来のような制御回路を用いずに、メモリゲート電極（G）およびワード線（WL1）の電圧値によって、メモリゲート電極（G）からワード線（WL1）への電圧印加が逆方向バイアスの電圧となるような半導体接合構造の整流素子（3）を設け、当該整流素子（3）によってメモリゲート電極（G）からワード線（WL1）への電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得るアンチヒューズメモリおよび半導体記憶装置を提案する。

摘要翻译： 反熔丝存储器（2b）设置有整流元件（3），该整流元件（3）具有半导体结结构，其被配置为使得存储栅电极（G）和字线（WL1）的电压值引起施加到字线 WL1）从存储栅电极（G）转换为反向偏置电压，所述反熔丝存储器（2b）被配置为使得从存储栅电极（G）施加到字线（WL1）的电压被切断， 整流元件（3）。 结果，反熔丝存储器（2b）不使用传统的控制电路，并且不需要用于选择性地向常规存储电容器施加电压的开关晶体管或用于执行开关晶体管的导通截止操作的开关控制电路， 从而可以相应地减小反熔丝存储器（2b）的尺寸。 还提供了一种半导体存储装置。

公开(公告)号：WO2016028266A1

公开(公告)日：2016-02-25

申请号：PCT/US2014/051618

申请日：2014-08-19

申请人： INTEL CORPORATION

发明人： OLAC-VAW, Roman ,  HAFEZ, Walid ,  JAN, Chia-Hong ,  CHANG, Hsu-Yu ,  CHANG, Ting ,  RAMASWAMY, Rahul ,  LIU, Pei-Chi ,  DIAS, Neville

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L23/5252 ,  G11C17/16 ,  H01L21/768 ,  H01L27/11206 ,  H01L29/42376 ,  H01L29/66545 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

摘要： A MOS antifuse with an accelerated dielectric breakdown induced by a void or seam formed in the electrode. In some embodiments, the programming voltage at which a MOS antifuse undergoes dielectric breakdown is reduced through intentional damage to at least part of the MOS antifuse dielectric. In some embodiments, damage may be introduced during an etchback of an electrode material which has a seam formed during backfilling of the electrode material into an opening having a threshold aspect ratio. In further embodiments, a MOS antifuse bit-cell includes a MOS transistor and a MOS antifuse. The MOS transistor has a gate electrode that maintains a predetermined voltage threshold swing, while the MOS antifuse has a gate electrode with a void accelerated dielectric breakdown.

摘要翻译： 具有由在电极中形成的空隙或接缝引起的加速电介质击穿的MOS反熔丝。 在一些实施例中，MOS反熔丝经历电介质击穿的编程电压通过故意损坏至少部分MOS反熔丝电介质而减小。 在一些实施例中，在电极材料的回蚀期间可能引入损伤，所述电极材料在将电极材料回填到具有阈值纵横比的开口中形成有接缝。 在另外的实施例中，MOS反熔丝位单元包括MOS晶体管和MOS反熔丝。 MOS晶体管具有保持预定电压阈值摆动的栅电极，而MOS反熔丝具有栅极电极，空穴加速介电击穿。

公开(公告)号：WO2014209285A1

公开(公告)日：2014-12-31

申请号：PCT/US2013/047626

申请日：2013-06-25

申请人： INTEL CORPORATION

发明人： YEH, Jeng-Ya D. ,  JAN, Chia-Hong ,  HAFEZ, Walid M. ,  PARK, Joodong

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/11206 ,  H01L21/823431 ,  H01L23/5256 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

摘要： CMOS-compatible polycide fuse structures and methods of fabricating CMOS-compatible polycide fuse structures are described. In an example, a semiconductor structure includes a substrate. A polycide fuse structure is disposed above the substrate and includes silicon and a metal. A metal oxide semiconductor (MOS) transistor structure is disposed above the substrate and includes a metal gate electrode.

摘要翻译： 描述了CMOS兼容多晶硅熔丝结构和制造CMOS兼容多晶硅熔丝结构的方法。 在一个示例中，半导体结构包括衬底。 多晶硅熔丝结构设置在基板上方并且包括硅和金属。 金属氧化物半导体（MOS）晶体管结构设置在基板上方并且包括金属栅电极。

公开(公告)号：WO2014061633A1

公开(公告)日：2014-04-24

申请号：PCT/JP2013/077908

申请日：2013-10-15

申请人： シャープ株式会社

发明人： 上田　直樹 ,  加藤　純男

IPC分类号： G11C13/00 ,  G11C17/12 ,  H01L27/10 ,  H01L29/786

CPC分类号： H01L27/11206 ,  G11C13/0007 ,  G11C13/003 ,  G11C13/0069 ,  G11C2213/53 ,  G11C2213/74 ,  G11C2213/79 ,  H01L27/101

摘要： 　酸化物半導体を備えたメモリトランジスタを用い、当該メモリトランジスタと直列に接続する選択トランジスタの劣化の影響を受けずに、低消費電力で書き込み可能な不揮発性記憶装置を提供する。メモリセル１がメモリトランジスタＱｍと第１及び第２選択トランジスタＱ１，Ｑ２を備え、書き込み動作時に、メモリトランジスタＱｍと第１選択トランジスタＱ１をオン状態、第２選択トランジスタＱ２をオフ状態とし、メモリトランジスタＱｍと第１選択トランジスタＱ１の直列回路に書き込み電流を流して、トランジスタ特性を示す第１状態からオーミックな抵抗特性を示す第２状態に遷移させ、読み出し動作時に、第１選択トランジスタＱ１をオフ状態、第２選択トランジスタＱ２をオン状態とし、メモリトランジスタＱｍと第２選択トランジスタＱ２の直列回路に電圧を印加して、メモリトランジスタＱｍが第１状態と第２状態の何れであるかを検知する。

摘要翻译： 提供了使用包括氧化物半导体的存储晶体管的非易失性存储装置。 非易失性存储装置被配置为不受与存储晶体管串联连接的选择晶体管的劣化的影响，并且可以以低功耗执行对非易失性存储装置的写入。 存储单元（1）包括存储晶体管（Qm）和第一和第二选择晶体管（Q1和Q2）。 在写入动作期间，存储晶体管（Qm）和第一选择晶体管（Q1）处于导通状态，而第二选择晶体管（Q2）处于截止状态，并且使写入电流通过串联电路 的存储晶体管（Qm）和第一选择晶体管（Q1），从而使状态从显示晶体管属性的第一状态转变为显示欧姆电阻特性的第二状态。 在读取动作期间，第一选择晶体管（Q1）处于截止状态，而第二选择晶体管（Q2）处于导通状态，电压施加到存储晶体管（Qm）的串联电路和 第二选择晶体管（Q2），使得检测存储晶体管（Qm）处于哪个状态，即第一状态或第二状态。

公开(公告)号：WO2012125580A2

公开(公告)日：2012-09-20

申请号：PCT/US2012028809

申请日：2012-03-12

申请人： TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  MITCHELL ALLAN T ,  ESKEW MARK A ,  JARREAU KEITH

发明人： MITCHELL ALLAN T ,  ESKEW MARK A ,  JARREAU KEITH

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11206 ,  G11C17/16 ,  H01L27/11226 ,  H01L29/4983 ,  H01L29/861

摘要： A non-volatile anti-fuse memory cell includes a programmable n-channel diode-connectable transistor (300). The polysilicon gate (308) of the transistor has two portions. One portion is doped more highly than the other portion. The transistor also has a source (312) with two portions where one portion of the source is doped more highly than the other portion. The portion of the gate (308) that is physically closer to the source is more lightly doped than the other portion of the gate. The portion of the source (312) that is physically closer to the lightly doped portion of the gate is lightly doped with respect to the other portion of the source. When the transistor is programmed, a rupture in the insulator will most likely occur in the portion of the polysilicone gate that is heavily doped. A p-channel transistor is also disclosed.

摘要翻译： 非易失性反熔丝存储单元包括可编程的n沟道二极管可连接晶体管（300）。 晶体管的多晶硅栅极（308）具有两个部分。 一部分比另一部分掺杂得更高。 晶体管还具有源极（312），其具有两个部分，其中源极的一部分比另一部分掺杂得更高。 物理上更接近源极的栅极（308）的部分比栅极的另一部分更轻掺杂。 物理上更靠近栅极的轻掺杂部分的源极（312）的部分相对于源极的另一部分轻微掺杂。 当晶体管被编程时，绝缘体中的破裂很可能发生在重掺杂的聚硅氧烷栅极部分中。 还公开了一种p沟道晶体管。

公开(公告)号：WO2011062714A2

公开(公告)日：2011-05-26

申请号：PCT/US2010052918

申请日：2010-10-15

申请人： MICRON TECHNOLOGY INC ,  TANG SANH D ,  FUCSKO JANOS

发明人： TANG SANH D ,  FUCSKO JANOS

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L21/768 ,  H01L27/112 ,  H01L27/11206 ,  H01L27/228 ,  H01L27/24

摘要： Some embodiments include methods of forming memory arrays. A stack of semiconductor material plates may be patterned to subdivide the plates into pieces. Electrically conductive tiers may be formed along sidewall edges of the pieces. The pieces may then be patterned into an array of wires, with the array having vertical columns and horizontal rows. Individual wires may have first ends joining to the electrically conductive tiers, may have second ends in opposing relation to the first ends, and may have intermediate regions between the first and second ends. Gate material may be formed along the intermediate regions. Memory cell structures may be formed at the second ends of the wires. A plurality of vertically-extending electrical interconnects may be connected to the wires through the memory cell structures, with individual vertically-extending electrical interconnects being along individual columns of the array. Some embodiments include memory arrays incorporated into integrated circuitry.

摘要翻译： 一些实施例包括形成存储器阵列的方法。 一叠半导体材料板可以被图案化以将这些板细分为多个片。 导电层可沿着部件的侧壁边缘形成。 然后可以将这些部件图案化成一个导线阵列，该阵列具有垂直列和水平行。 单独的导线可以具有连接到导电层的第一端，可以具有与第一端相对的第二端，并且可以在第一端和第二端之间具有中间区域。 栅极材料可以沿着中间区域形成。 存储器单元结构可以形成在导线的第二端。 多个垂直延伸的电互连可以通过存储单元结构连接到导线，其中各个垂直延伸的电互连沿阵列的各个列。 一些实施例包括并入集成电路的存储器阵列。

公开(公告)号：WO2008057257A2

公开(公告)日：2008-05-15

申请号：PCT/US2007/022657

申请日：2007-10-25

申请人： XILINX, INC.

发明人： PAAK, Sunhom ,  IM, Hsung, Jai ,  ANG, Boon, Yong

IPC分类号： H01L21/8246 ,  H01L27/105 ,  H01L27/112 ,  H01L27/118

CPC分类号： G11C17/18 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/101 ,  H01L27/105 ,  H01L27/112 ,  H01L27/11206 ,  H01L27/11286 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

摘要： A memory cell with a logic bit has a first one-time-programmable ("OTP") memory element providing a first OTP memory element output and a second OTP memory element providing a second OTP memory element output. A logic operator coupled to the first OTP memory element output and to the second OTP memory element output and provides a binary memory output of the memory cell. In a particular embodiment, the first OTP memory element is a different type of OTP memory than the second OTP memory element.

摘要翻译： 具有逻辑位的存储器单元具有提供第一OTP存储器元件输出的第一一次可编程（“OTP”）存储器元件和提供第二OTP存储器元件输出的第二OTP存储器元件。 耦合到第一OTP存储器元件输出和第二OTP存储器元件输出的逻辑运算器，并提供存储器单元的二进制存储器输出。 在特定实施例中，第一OTP存储器元件是与第二OTP存储器元件不同类型的OTP存储器。

公开(公告)号：WO2007059480A3

公开(公告)日：2008-01-17

申请号：PCT/US2006060859

申请日：2006-11-14

申请人： LATTICE SEMICONDUCTOR CORP

发明人： JIANG CHUN ,  LOGIE STEWART ,  MEHTA SUNIL

IPC分类号： H01L21/82 ,  H01L27/10

CPC分类号： H01L23/5256 ,  G11C17/16 ,  H01L27/112 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

摘要： In one embodiment, a polycide fuse is provided that includes: a polysilicon layer; a silicide layer formed on the polysilicon layer; and a silicon nitride layer formed on the silicide layer by RTCVD, the silicon nitride layer having a relatively low hydrogen concentration and relatively low mechanical stress.

摘要翻译： 在一个实施例中，提供了多晶硅熔丝，其包括：多晶硅层; 形成在所述多晶硅层上的硅化物层; 以及通过RTCVD在硅化物层上形成的氮化硅层，氮化硅层具有相对低的氢浓度和相对低的机械应力。