公开(公告)号：WO2014185852A1

公开(公告)日：2014-11-20

申请号：PCT/SE2014/050577

申请日：2014-05-12

Applicant: K.EKLUND INNOVATION

Inventor： EKLUND, Klas-Håkan

IPC: H01L29/73 ,  H01L29/66

CPC classification number: H01L29/7393 ,  H01L23/535 ,  H01L27/0623 ,  H01L29/0649 ,  H01L29/0808 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/1008 ,  H01L29/1033 ,  H01L29/1095 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The present invention provides a lateral IGBT transistor comprising a bipolar transistor and an IGFET. The lateral IGBT comprises a low resistive connection between the drain of the IGFET and the base of the bipolar transistor, and an isolating layer arranged between the IGFET and the bipolar transistor. The novel structure provides a device which is immune to latch and gives high gain and reliability. The structure can be realized with standard CMOS technology available at foundries.

Abstract translation: 本发明提供一种包括双极晶体管和IGFET的横向IGBT晶体管。 横向IGBT包括IGFET的漏极和双极晶体管的基极之间的低电阻连接，以及布置在IGFET和双极晶体管之间的隔离层。 该新颖结构提供了一种对锁存器免疫并具有高增益和可靠性的装置。 该结构可以通过铸造厂提供的标准CMOS技术实现。

公开(公告)号：WO2013121548A1

公开(公告)日：2013-08-22

申请号：PCT/JP2012/053602

申请日：2012-02-16

Applicant: ルネサスエレクトロニクス株式会社 ,  辻内 幹夫 ,  新田 哲也

Inventor： 辻内　幹夫 ,  新田　哲也

IPC: H01L29/78

CPC classification number: H01L29/7393 ,  H01L27/0255 ,  H01L29/0696 ,  H01L29/0808 ,  H01L29/0821 ,  H01L29/1008 ,  H01L29/41708

Abstract: 　電流重視のＩＧＢＴにおいて、コレクタ用導電層（ＰＲ１）は、コレクタ領域（ＣＲ）に含まれる１つのコレクタ用活性領域（ＣＲａ）に対して複数のコンタクトで接続されている。１つのコレクタ用活性領域（ＣＲａ）に対するコレクタ用導電層（ＰＲ１）のコンタクトの個数は、ベース領域（ＢＲ、ＢＣＲ）に含まれる１つのベース用活性領域（ＢＣＲ）に対するエミッタ用導電層（ＰＲ２）のコンタクトの個数よりも多い。

Abstract translation: 在电流优先的IGBT中，通过多个触点将集电极导电层（PR1）与包含在集电极区域（CR）中的集电极有源区域（CRa）连接。 集电极导电层（PR1）与一个集电极有源区域（CRa）连接的触点数量大于发射极导电层（PR2）与一个基极有源区域（BCR）连接的触点数， 包括在基地区（BR，BCR）中。

公开(公告)号：WO2008156694A1

公开(公告)日：2008-12-24

申请号：PCT/US2008/007439

申请日：2008-06-13

Applicant: SANDIK 3D LLC ,  PETTI, Christopher, J. ,  HERNER, S., Brad

Inventor： PETTI, Christopher, J. ,  HERNER, S., Brad

IPC: H01L21/331 ,  H01L29/10 ,  H01L29/73 ,  H01L29/732 ,  H01L21/20 ,  H01L27/102

CPC classification number: H01L29/7317 ,  H01L27/1021 ,  H01L27/1022 ,  H01L29/1008 ,  H01L29/6625 ,  H01L29/66265 ,  H01L29/7322

Abstract: A semiconductor device and methods for forming the same are described, wherein the device comprises a bipolar transistor having a base region, an emitter region and a collector region, wherein the base region comprises polycrystalline semiconductor material formed by crystallizing silicon, germanium or silicon germanium in contact with a silicide, germanide or silicide germanide. The emitter region and collector region also may include polycrystalline semiconductor material formed by crystallizing silicon, germanium or silicon germanium in contact with a silicide, germanide or silicide germanide forming metal. The polycrystalline semiconductor material is preferably silicided polysilicon, which is formed in contact with C49 phase titanium suicide.

Abstract translation: 描述了半导体器件及其形成方法，其中器件包括具有基极区域，发射极区域和集电极区域的双极晶体管，其中基极区域包括通过使硅，锗或硅锗结晶而形成的多晶半导体材料 与硅化物，锗化锗或锗化硅化锗接触。 发射极区域和集电极区域还可以包括通过使硅，锗或锗锗与硅化物，锗化锗或锗化锗形成金属接触而形成的多晶半导体材料。 多晶半导体材料优选为与C49相钛硅化物接触形成的硅化多晶硅。

公开(公告)号：WO2014071673A1

公开(公告)日：2014-05-15

申请号：PCT/CN2012/087710

申请日：2012-12-27

Applicant: 东南大学

Inventor： 孙伟锋 ,  祝靖 ,  徐申 ,  钱钦松 ,  刘斯扬 ,  陆生礼 ,  时龙兴

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7394 ,  H01L23/528 ,  H01L29/0611 ,  H01L29/0696 ,  H01L29/0808 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/1008 ,  H01L29/4916 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种大电流密度的横向超薄绝缘栅双极型晶体管，包括P型衬底，在P型衬底上设有埋氧层，在埋氧层上设有N型外延层，在N型外延层内设有N型阱区及P型基区，在P型基区内设有第一P型接触区和N型源区，在N型阱区内设有N型缓冲区，在N型阱区上设有场氧化层，在N型缓冲区内设有P型漏区，在N型外延层内设有由P型环形基区构成的P型基区阵列，所述P型基区阵列位于N型阱区与P型基区之间，在所述P型环形基区内设有第二P型接触区和N型环形源区，第二P型接触区位于N型环形源区内，本发明大大的增加了横向超薄绝缘栅双极型晶体管的电流密度，可以极大的提高智能功率模块的性能。

公开(公告)号：WO2014025044A1

公开(公告)日：2014-02-13

申请号：PCT/JP2013/071723

申请日：2013-08-09

Applicant: 国立大学法人豊橋技術科学大学

Inventor： 二川　雅登 ,  澤田　和明 ,  高橋　聡

IPC: G01N27/416

CPC classification number: G01N27/4168 ,  H01L27/0664 ,  H01L29/1008 ,  H01L29/40 ,  H01L29/42304 ,  H01L29/73 ,  H01L29/735 ,  H01L29/8611

Abstract: 　被測定溶液からの信号が小さくなっても、ノイズを低減することにより酸化還元電流及び酸化還元電位を測定することができる小型の酸化還元電位の測定装置を提供する。　酸化還元電位の測定装置は、基板１０と、該基板１０表面に搭載される作用電極１５、作用電極１５の出力を増幅するバイポーラトランジスタ２１を同じく基板１０の表面に備え、このバイポーラトランジスタ２１で増幅された信号を処理回路１８へ入力する。

Abstract translation: 提供了一种用于测量氧化还原电位的小尺寸装置，由此即使当来自待测溶液的信号较小时，也可以通过降低噪声来测量氧化还原电流和氧化还原电位。 用于测量氧化还原电位的装置设置有基板（10），安装在基板（10）的表面上的工作电极（15）和用于放大工作电极的输出的双极晶体管 （15）还设置在基板（10）的表面上，并且由双极晶体管（21）放大的信号被输入到处理电路（18）。

公开(公告)号：WO2013128833A1

公开(公告)日：2013-09-06

申请号：PCT/JP2013/000866

申请日：2013-02-18

Applicant: 株式会社デンソー

Inventor： 樋口　安史 ,  住友　正清

IPC: H01L29/786 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7393 ,  H01L29/0808 ,  H01L29/1008 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7394 ,  H01L29/7397 ,  H01L29/7824 ,  H01L29/7825

Abstract: 　本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタにおいて、電流がトレンチ（６）の下部に回りこむことがなく、オフ時等に高電圧が印加された場合であってもトレンチ（６）の下部に高電界が発生することを抑制することができ、かつ、オン抵抗が増加したり、破壊耐量が低下したりすることを抑制することができ、更に耐圧が低下することを抑制することができるものである。　本発明は、半導体装置において、複数のトレンチ（６）をドリフト層（２）の裏面（２ｂ）に達するように形成し、コレクタ層（５）をドリフト層（２）の表層部のうち複数のトレンチ（６）の延設方向の先端部側に形成したものである。そして、ゲート電極に所定電圧が印加されると、ベース層（３）のうちトレンチ（６）と接する部分にチャネル領域が形成されてトレンチ（６）に沿って当該トレンチ（６）の延設方向に電流が流れるようにされている。

Abstract translation: 本发明是一种沟槽栅型绝缘栅型双极型晶体管，其中电流不会通过迂回路径进入沟槽（6）的下部，在沟槽的下部产生高电场 即使在OFF状态等中施加高电压也能够抑制（6）的导通电阻的增加，并且可以抑制耐破坏性的降低，并且可以抑制电压强度的降低。 本发明是一种半导体器件，其中形成多个沟槽（6）以到达漂移层（2）的背面（2b），并且集束层（5）形成在前部的尖端部分侧 在所述多个沟槽（6）的延伸方向上的所述漂移层（2）的层部分。 当在栅极上施加规定的电压时，在与沟槽（6）接触的基底层（3）的部分中形成沟道区域，使得电流沿沟槽（6）的延伸方向流动 ）沿着沟槽（6）。

公开(公告)号：WO2008135812A1

公开(公告)日：2008-11-13

申请号：PCT/IB2007/052710

申请日：2007-05-04

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  LE CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS) ,  RENAUD, Philippe ,  BESSE, Patrice ,  GENDRON, Amaury ,  NOLHIER, Nicolas

Inventor： RENAUD, Philippe ,  BESSE, Patrice ,  GENDRON, Amaury ,  NOLHIER, Nicolas

IPC: H01L21/331 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/735 ,  H01L27/02

CPC classification number: H01L29/0821 ,  H01L27/0259 ,  H01L29/0619 ,  H01L29/1008 ,  H01L29/6625 ,  H01L29/66681 ,  H01L29/735 ,  H01L29/7816 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An ESD protection device comprises a first region (120) of the first conductivity type formed in a semiconductor layer (118) of the first conductivity type, the first region (120) extending from a surface (132) of the semiconductor layer and coupled to a first electrode a well region (128) of a second conductivity type formed extending from the surface (132) of the semiconductor layer, and a second region (122) of the second conductivity type formed in the well region (128) and coupled to a second electrode (B). The device further comprises a floating region (130) of the second conductivity type formed between the first electrode (C) and the well region (128), extending from the surface (132) of the semiconductor layer and separated from the well region (128) by a distance (134), a value of which is such that the floating region is located within a depletion region of a PN junction (136) between the well region (128) and the semiconductor layer (118) when the device is active. The floating region (130) has a doping concentration such that it is not fully depleted when the device is active and the depth is such that a space charge region is modified near the PN junction (136).

Abstract translation: ESD保护装置包括形成在第一导电类型的半导体层（118）中的第一导电类型的第一区域（120），第一区域（120）从半导体层的表面（132）延伸并耦合到 第一电极，从半导体层的表面（132）延伸形成的第二导电类型的阱区（128）和形成在阱区（128）中的第二导电类型的第二区（122），并耦合到 第二电极（B）。 该装置还包括形成在第一电极（C）和阱区域（128）之间的第二导电类型的浮动区域（130），从半导体层的表面（132）延伸并与阱区域（128）分离 ）距离（134），其值是使得当器件处于活动状态时，浮置区域位于阱区（128）和半导体层（118）之间的PN结（136）的耗尽区内 。 浮置区域（130）具有这样的掺杂浓度，使得当器件有效时它不会完全耗尽并且深度使得在PN结（136）附近修改空间电荷区域。

公开(公告)号：WO2015143216A1

公开(公告)日：2015-09-24

申请号：PCT/US2015/021566

申请日：2015-03-19

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： SADOVNIKOV, Alexei ,  BABCOCK, Jeffrey A.

IPC: H01L27/102

CPC classification number: H01L27/1203 ,  H01L23/535 ,  H01L27/082 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0692 ,  H01L29/0808 ,  H01L29/0821 ,  H01L29/10 ,  H01L29/1008 ,  H01L29/66265 ,  H01L29/66272 ,  H01L29/732 ,  H01L29/735

Abstract: In described examples of complementary high- voltage bipolar transistors (100) in silicon-on-insulator (SOI) integrated circuit, a collector region (104) is formed in an epitaxial silicon layer disposed over a buried insulator layer BOX (103). A base region (113) and an emitter (108) are disposed over the collector region (104). An n-type region (106) is formed under the BOX (103) by implanting donor impurity through the active region of substrate and BOX (103) into a p-substrate (101). Later in the process flow, this n-type region (106) is connected from the top by doped polysilicon plug (110) and is biased at Vcc. In this case, it will deplete lateral portion of PNP collector region and will increase its BV.

Abstract translation: 在绝缘体上硅（SOI）集成电路中的互补高电压双极晶体管（100）的所述实例中，集电极区（104）形成在设置在掩埋绝缘体层BOX（103）上的外延硅层中。 基极区域（113）和发射极（108）设置在集电极区域（104）上方。 通过将施主杂质通过衬底和BOX（103）的有源区域注入到p衬底（101）中，在BOX（103）下方形成n型区域（106）。 在该工艺流程中，该n型区域（106）从顶部通过掺杂多晶硅插塞（110）连接并被偏置在Vcc。 在这种情况下，会消耗PNP集电极区域的侧面部分，并增加其BV。

公开(公告)号：WO2012154875A1

公开(公告)日：2012-11-15

申请号：PCT/US2012/037154

申请日：2012-05-09

Applicant: ANALOG DEVICES, INC.

Inventor： COYNE, Edward

IPC: H01L27/02 ,  H01L29/735

CPC classification number: H01L27/0259 ,  H01L29/1008 ,  H01L29/735

Abstract: An apparatus includes an electrostatic discharge (ESD) protection device. In one embodiment, the protection device electrically coupled between a first node and a second node of an internal circuit to be protected from transient electrical events. The protection device includes a bipolar device or a silicon-controlled rectifier (SCR). The bipolar device or SCR can have a modified structure or additional circuitry to have a selected holding voltage and/or trigger voltage to provide protection over the internal circuit. The additional circuitry can include one or more resistors, one or more diodes, and/or a timer circuit to adjust the trigger and/or holding voltages of the bipolar device or SCR to a desired level. The protection device can provide protection over a transient voltage that ranges, for example, from about 100 V to 330V.

Abstract translation: 一种装置包括静电放电（ESD）保护装置。 在一个实施例中，保护装置电耦合在内部电路的第一节点和第二节点之间以防止瞬时电气事件。 保护装置包括双极型器件或可控硅整流器（SCR）。 双极型器件或SCR可以具有改进的结构或附加电路以具有选定的保持电压和/或触发电压以提供对内部电路的保护。 附加电路可以包括一个或多个电阻器，一个或多个二极管，和/或定时器电路，以将双极装置或SCR的触发和/或保持电压调整到期望的水平。 该保护装置可以提供对例如从约100V到330V范围内的瞬态电压的保护。

公开(公告)号：WO2009081867A1

公开(公告)日：2009-07-02

申请号：PCT/JP2008/073207

申请日：2008-12-19

Applicant: 旭化成エレクトロニクス株式会社 ,  コリチッチ マルコ ,  スリゴジ トミスラブ ,  望月 秀則 ,  森田 宗一

Inventor： コリチッチ マルコ ,  スリゴジ トミスラブ ,  望月 秀則 ,  森田 宗一

IPC: H01L21/8249 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8248 ,  H01L27/06 ,  H01L29/73

CPC classification number: H01L27/0623 ,  H01L21/2257 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/26586 ,  H01L21/8249 ,  H01L29/0808 ,  H01L29/1008 ,  H01L29/1045 ,  H01L29/6625 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/735

Abstract: 高性能なラテラルトランジスタ（ＨＣＢＴ）と、ＣＭＯＳトランジスタとの混載（ＢｉＣＭＯＳ）に適したラテラルトランジスタの構成と、その製造方法を提供する。ＨＣＢＴ１００と、ＣＭＯＳトランジスタ２００とが混載された半導体装置であって、ＨＣＢＴ１００は、ｎ－ｈｉｌｌ層１１を囲む素子分離酸化膜６をエッチングすることによって開口されたオープン領域２１と、オープン領域２１内に形成され、素子分離酸化膜のエッチングによって露出されたｎ－ｈｉｌｌ層１１を露出させる厚みを有するポリシリコン膜であるエミッタ電極３１Ａ、コレクタ電極３１Ｂと、ｎ－ｈｉｌｌ層１１の少なくとも一部を覆う極薄酸化膜２４とを有している。極薄酸化膜２４は、ポリシリコン膜がエッチングされてエミッタ電極３１Ａ、コレクタ電極３１Ｂになる際にｎ－ｈｉｌｌ層１１がエッチングされることを防ぐ保護膜として機能する。

Abstract translation: 提供了适用于高性能横向晶体管（HCBT）和CMOS晶体管的杂交（BiCMOS）的横向晶体管的结构及其制造方法。 半导体器件包括HCBT（100）和CMOS晶体管（200）的混合。 HCBT（100）具有通过蚀刻围绕n-hill层（11）的元件隔离氧化膜（6）而开放的开放区域（21），发射极电极（31A）和集电极电极（31B） 形成在所述开放区域（21）中并且由具有导致暴露于所述元件隔离氧化膜的蚀刻所暴露的所述n-hill层（11）的厚度的多晶硅膜和覆盖在所述开口区域（21）上的超薄氧化膜 至少一部分n-hill层（11）。 当蚀刻多晶硅膜以形成发射电极（31A）和集电极（31B）时，超薄膜（24）用作保护膜，以保护n-hill层（11）不被蚀刻。