公开(公告)号：WO2015195116A1

公开(公告)日：2015-12-23

申请号：PCT/US2014/042925

申请日：2014-06-18

申请人： INTEL CORPORATION ,  NIDHI, Nidhi ,  JAN, Chia-Hong ,  HAFEZ, Walid

发明人： NIDHI, Nidhi ,  JAN, Chia-Hong ,  HAFEZ, Walid

IPC分类号： H01L29/78 ,  H01L21/335

CPC分类号： H01L29/402 ,  H01L21/26513 ,  H01L23/66 ,  H01L29/1083 ,  H01L29/401 ,  H01L29/404 ,  H01L29/408 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7835

摘要： Planar and non-planar field effect transistors with extended-drain structures, and techniques to fabricate such structures. In an embodiment, a field plate electrode is disposed over an extended-drain, with a field plate dielectric there between. The field plate is disposed farther from the transistor drain than the transistor gate. In a further embodiment, an extended-drain transistor has source and drain contact metal at approximately twice a pitch, of the field plate and the source and/or drain contact metal. In a further embodiment, an isolation dielectric distinct from the gate dielectric is disposed between the extended-drain and the field plate. In a further embodiment, the field plate may be directly coupled to one or more of the transistor gate electrode or a dummy gate electrode without requiring upper level interconnection. In an embodiment, a deep well implant may be disposed between a lightly-doped extended-drain and a substrate to reduce drain-body junction capacitance and improve transistor performance.

摘要翻译： 具有延伸漏极结构的平面和非平面场效应晶体管以及制造这种结构的技术。 在一个实施例中，场板电极设置在延伸漏极上，其间具有场板电介质。 场板比晶体管栅极远离晶体管漏极放置。 在另一实施例中，延伸漏极晶体管具有栅极板和源极和/或漏极接触金属的大约两倍的间距的源极和漏极接触金属。 在另一个实施例中，不同于栅极电介质的隔离电介质设置在延伸漏极和场板之间。 在另一个实施例中，场板可以直接耦合到一个或多个晶体管栅电极或虚拟栅电极，而不需要上层互连。 在一个实施例中，深阱注入可以设置在轻掺杂扩展漏极和衬底之间，以减少漏极 - 体结结电容并提高晶体管性能。

公开(公告)号：WO2015169196A1

公开(公告)日：2015-11-12

申请号：PCT/CN2015/078216

申请日：2015-05-04

申请人： 无锡华润上华半导体有限公司

发明人： 张广胜 ,  张森

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC分类号： H01L29/7816 ,  H01L29/0634 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835

摘要： 一种横向扩散金属氧化物半导体器件，包括衬底（10）、衬底内的埋层区（32）、埋层区（32）上的阱区（34）、阱区上的栅区、位于栅区两侧的源区（41）和漏区（43）、以及超级结结构。源区（41）设于阱区（34）内，漏区（34）设于超级结结构内，栅区包括栅氧层和栅氧层上的栅极，超级结结构包括多个N柱和P柱，N柱和P柱在水平且垂直于源区和漏区连线的方向上交替排列，每个N柱包括上下对接的顶层N区（23）和底层N区，每个P柱包括上下对接的顶层P区（24）和底层P区。

公开(公告)号：WO2014114179A1

公开(公告)日：2014-07-31

申请号：PCT/CN2013/091201

申请日：2013-12-31

申请人： 无锡华润上华半导体有限公司

发明人： 许剑 ,  何敏 ,  章舒 ,  罗泽煌 ,  吴孝嘉

IPC分类号： H01L21/762

CPC分类号： H01L29/66681 ,  H01L21/0217 ,  H01L21/02233 ,  H01L21/02238 ,  H01L21/265 ,  H01L21/26513 ,  H01L21/30604 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/32 ,  H01L21/76213 ,  H01L29/0653 ,  H01L29/1095 ,  H01L29/408

摘要： 提供一种分立式场氧结构的半导体器件的制造方法，包括：在晶圆表面生长第一缓冲氧化层；在第一缓冲氧化层上通过淀积形成第一氮化硅层（302）；光刻定义出场区并蚀刻，去除场区上的第一氮化硅层（302）；对场区进行离子注入；进行场区氧化，生长场氧化层（304）；剥除第一氮化硅层（302）；对晶圆进行湿浸，去除第一缓冲氧化层和部分的场氧化层（304）；在晶圆表面生长第二缓冲氧化层，在第二缓冲氧化层上通过淀积形成第二氮化硅层（312）；光刻定义出漂移区并蚀刻，去除漂移区上的第二氮化硅层（312）；对漂移区进行离子注入；及进行漂移区氧化，生长漂移区氧化层（314）。上述方法在生长场氧化层（304）完成后剥除氮化硅层（302），这时可以通过调整湿浸的量来优化场氧鸟嘴（304）的长度，解决了场氧鸟嘴（304）过长的问题。

公开(公告)号：WO2013006699A2

公开(公告)日：2013-01-10

申请号：PCT/US2012045554

申请日：2012-07-05

申请人： TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  KOCON CHRISTOPHER BOGUSLAW

发明人： KOCON CHRISTOPHER BOGUSLAW

CPC分类号： H01L29/66681 ,  H01L27/0629 ,  H01L27/0733 ,  H01L28/24 ,  H01L29/41741 ,  H01L29/41758 ,  H01L29/41766 ,  H01L29/66659 ,  H01L29/66727 ,  H01L29/7803 ,  H01L29/7835 ,  H01L29/94

摘要： A semiconductor device (100) containing an extended drain MOS transistor (106) with an integrated snubber formed by forming a drain drift region (108) of the MOS transistor, forming a snubber capacitor including a capacitor dielectric layer (122) and capacitor plate (124) over the extended drain (108), and forming a snubber resistor (136) over a gate (114) of the MOS transistor so that the resistor is connected in series between the capacitor plate and a source (118) of the MOS transistor.

摘要翻译： 一种半导体器件（100），包含具有通过形成MOS晶体管的漏极漂移区（108）而形成的集成缓冲器的延迟漏极MOS晶体管（106），形成包括电容器介质层（122）和电容器板（122）的缓冲电容器 （108）上形成缓冲电阻（136），并且在MOS晶体管的栅极（114）上形成缓冲电阻（136），使得电阻串联在电容极板和MOS晶体管的源极（118）之间 。

公开(公告)号：WO2012058281A3

公开(公告)日：2012-07-12

申请号：PCT/US2011057843

申请日：2011-10-26

申请人： TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  PENDHARKAR SAMEER P ,  LIN JOHN

发明人： PENDHARKAR SAMEER P ,  LIN JOHN

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66681 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0882 ,  H01L29/402 ,  H01L29/41758 ,  H01L29/4238 ,  H01L29/7816

摘要： An integrated circuit (100) includes an extended drain MOS transistor (102) with parallel alternating active gap drift regions and field gap drift regions. The extended drain MOS transistor includes a gate having field plates over the field gap drift regions. The extended drain MOS transistor may be formed in a symmetric nested configuration. A process for forming an integrated circuit containing an extended drain MOS transistor provides parallel alternating active gap drift regions and field gap drift regions with a gate having field plates over the field gap drift regions.

摘要翻译： 集成电路（100）包括具有平行交替的有源间隙漂移区和场间隙漂移区的延伸漏极MOS晶体管（102）。 扩展漏极MOS晶体管包括在场间隙漂移区上具有场板的栅极。 扩展漏极MOS晶体管可以形成为对称嵌套结构。 用于形成包含延伸漏极MOS晶体管的集成电路的工艺提供具有在场间隙漂移区上具有场板的栅极的并行交替有源间隙漂移区和场间隙漂移区。

公开(公告)号：WO2012087581A2

公开(公告)日：2012-06-28

申请号：PCT/US2011/063813

申请日：2011-12-07

申请人： INTEL CORPORATION ,  MURTHY, Anand S. ,  GLASS, Glenn A. ,  GHANI, Tahir ,  PILLARISETTY, Ravi ,  MUKHERJEE, Niloy ,  KAVALIEROS, Jack T. ,  KOTLYAR, Roza ,  RACHMADY, Willy ,  LIU, Mark Y.

发明人： MURTHY, Anand S. ,  GLASS, Glenn A. ,  GHANI, Tahir ,  PILLARISETTY, Ravi ,  MUKHERJEE, Niloy ,  KAVALIEROS, Jack T. ,  KOTLYAR, Roza ,  RACHMADY, Willy ,  LIU, Mark Y.

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

摘要： Techniques are disclosed for forming transistor devices having source and drain regions with high concentrations of boron doped germanium. In some embodiments, an in situ boron doped germanium, or alternatively, boron doped silicon germanium capped with a heavily boron doped germanium layer, are provided using selective epitaxial deposition in the source and drain regions and their corresponding tip regions. In some such cases, germanium concentration can be, for example, in excess of 50 atomic % and up to 100 atomic %, and the boron concentration can be, for instance, in excess of 1E20 cm -3 . A buffer providing graded germanium and/or boron concentrations can be used to better interface disparate layers. The concentration of boron doped in the germanium at the epi-metal interface effectively lowers parasitic resistance without degrading tip abruptness. The techniques can be embodied, for instance, in planar or non-planar transistor devices.

摘要翻译： 公开了用于形成具有高掺杂硼掺杂锗的源区和漏区的晶体管器件的技术。 在一些实施例中，使用在源极和漏极区域及其对应的尖端区域中的选择性外延沉积来提供原位硼掺杂锗或者掺杂有硼掺杂锗层的硼掺杂硅锗。 在一些这样的情况下，锗浓度可以例如超过50原子％且高达100原子％，并且硼浓度可以例如超过1E20cm-3。 可以使用提供梯度锗和/或硼浓度的缓冲液来更好地接合不同的层。 锗在外延金属界面掺杂的硼的浓度有效地降低了寄生电阻而不降低尖端突然性。 这些技术可以例如在平面或非平面晶体管器件中实现。

公开(公告)号：WO2012003657A1

公开(公告)日：2012-01-12

申请号：PCT/CN2010/076667

申请日：2010-09-07

申请人： 中国科学院上海微系统与信息技术研究所 ,  程新红 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟 ,  夏超

发明人： 程新红 ,  王中健 ,  俞跃辉 ,  何大伟 ,  徐大伟 ,  夏超

IPC分类号： H01L21/336 ,  H01L21/331 ,  H01L21/316

CPC分类号： H01L29/7824 ,  H01L29/0653 ,  H01L29/0886 ,  H01L29/42368 ,  H01L29/66681

摘要： 提供一种SOI高压功率器件的制备方法，首先在SOI基板表面的部分区域形成第一氧化层（24），再去除所述第一氧化层（24）以便形成凹陷区（25），然后在凹陷区（25）形成第二氧化层（26），以便使第二氧化层（26）的表面与SOI基板表面保持平齐，再在包含第二氧化层（26）的结构上进行包括光刻、掺杂在内的处理以分别形成作为高压功率器件漏极和源极的P型区域（281，282，283）和N型区域（27）、以及作为栅极的栅极区域（30），随后在已形成P型区域（281，282，283）和N型区域（27）的结构的漂移区上方淀积第三氧化层（29），使第三氧化层（29）和第二氧化层（26）的厚度之和与SOI基板中的氧化夹层（22）的厚度接近一致，最后再生成分别与P型区域（281，282，283）、N型区域（27）及栅极区域（30）相接触的各金属子区域（284，271，301），由此形成耐高压的高压功率器件。

公开(公告)号：WO2011126770A2

公开(公告)日：2011-10-13

申请号：PCT/US2011030001

申请日：2011-03-25

申请人： VOLTERRA SEMICONDUCTOR CORP ,  ZUNIGA MARCO A

发明人： ZUNIGA MARCO A

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7816 ,  H01L21/26586 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/66681

摘要： A transistor includes a source region including a first impurity region implanted into a substrate, a drain region including a second impurity region implanted into the substrate, and a gate including an oxide layer formed over the substrate and a conductive material formed over the oxide layer, the oxide layer comprising a first side and a second side, the first side formed over a portion of the first impurity region and the second side formed over a portion of the second impurity region, the first side having a thickness of less than about 100A, and the second side having a thickness equal to or greater than 125A.

摘要翻译： 晶体管包括：源极区，包括注入到衬底中的第一杂质区域，包括注入到衬底中的第二杂质区域的漏区;以及包括形成在衬底上的氧化物层的栅极和形成在氧化物层上的导电材料， 所述氧化物层包括第一侧和第二侧，所述第一侧形成在所述第一杂质区的一部分上，所述第二侧形成在所述第二杂质区的一部分上，所述第一侧具有小于约100A的厚度， 并且第二面具有等于或大于125A的厚度。

公开(公告)号：WO2011111135A1

公开(公告)日：2011-09-15

申请号：PCT/JP2010/006419

申请日：2010-10-29

申请人： パナソニック株式会社 ,  山科大悟 ,  井上真幸

发明人： 山科大悟 ,  井上真幸

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0878 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7835

摘要： 　半導体装置は、第１導電型のドリフト拡散領域１０と、第２導電型のボディ拡散領域２と、第１導電型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域２とは離間した位置に形成された絶縁膜１４と、ドリフト拡散領域１０の上部に形成され、絶縁膜１４から見てソース拡散領域６と逆の方向に隣接する第１導電型のドレイン拡散領域７と、ボディ拡散領域２上からドリフト拡散領域１０上を越えて絶縁膜１４上にまで形成されたゲート電極５とを備えている。また、ドリフト拡散領域１０は、基板内部領域１１と、基板内部領域１１よりも高濃度の第１導電型不純物を含む表面領域１２とを有している。

摘要翻译： 所公开的半导体器件设置有：第一导电型漂移扩散区域（10）; 第二导电型体扩散区域（2）; 第一导电型源极扩散区（6）; 绝缘膜（14），其嵌入形成在所述漂移扩散区域（10）的上部的沟槽中，并形成在与所述体扩散区域（2）分离的位置。 第一导电型漏极扩散区（7），其形成在所述漂移扩散区（10）的上部，并且与所述源极扩散区（6）相反的方向与所述绝缘膜（14）相邻; 以及栅极电极（5），其形成为从身体扩散区域（2）的上方离开，在漂移扩散区域（10）上方并且直到绝缘膜（14）的上方。 漂移扩散区域（10）具有衬底内部区域（11）和包含比衬底内部区域（11）更高浓度的第一导电型杂质的表面区域（12）。

公开(公告)号：WO2011066802A1

公开(公告)日：2011-06-09

申请号：PCT/CN2010/079412

申请日：2010-12-03

申请人： CSMC TECHNOLOGIES FAB1 CO., LTD. ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  WU, Hsiao Chia ,  LUO, Zehuang ,  HAN, Guangtao

发明人： WU, Hsiao Chia ,  LUO, Zehuang ,  HAN, Guangtao

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7824 ,  H01L21/266 ,  H01L29/0634 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835

摘要： An N type lateral double diffused metal oxide semiconductor (NLDMOS) device comprises a floating P type structure (115), a first field oxide region (107), a second field oxide region (109) and an N type drift region (113), wherein the first field oxide region (107) and the second field oxide region (109) are disposed on the N type drift region (113); the floating P type structure (115) is located in the middle portion of the N type drift region (113); the first field oxide region (107) and the second field oxide region (109) are not connected together; and width of active region between the first field oxide region (107) and the second field oxide region (109) matches with length of the injected floating P type structure (115). By employing the construction of the NLDMOS, not only the breakdown voltage of semiconductor device can be raised, but also on-resistance can be effectively lowered. Meanwhile, the requirements of high-energy injection are lowered and the limitation to processing machine is decreased, making the manufacturing easier to be carried out.

摘要翻译： N型横向双扩散金属氧化物半导体（NLDMOS）器件包括浮置P型结构（115），第一场氧化物区域（107），第二场氧化物区域（109）和N型漂移区域（113） 其中所述第一场氧化物区域和所述第二场氧化物区域设置在所述N型漂移区域上）。 浮动P型结构（115）位于N型漂移区（113）的中间部分; 第一场氧化物区域（107）和第二场氧化物区域（109）不连接在一起; 并且第一场氧化物区域（107）和第二场氧化物区域（109）之间的有源区域的宽度与注入的浮动P型结构（115）的长度相匹配。 通过采用NLDMOS的结构，不仅可以提高半导体器件的击穿电压，而且可以有效降低导通电阻。 同时，降低了高能量喷射的要求，降低了对加工机器的限制，使得制造更容易进行。