公开(公告)号：WO2009144617A1

公开(公告)日：2009-12-03

申请号：PCT/IB2009/052082

申请日：2009-05-19

申请人： NXP B.V. ,  THEEUWEN, Stephan, J., C., H. ,  PEUSCHER, Henk, J. ,  VAN DEN HEUVEL, Rene ,  BRON, Paul

发明人： THEEUWEN, Stephan, J., C., H. ,  PEUSCHER, Henk, J. ,  VAN DEN HEUVEL, Rene ,  BRON, Paul

IPC分类号： H01L29/78 ,  H01L29/45 ,  H01L21/336 ,  H01L29/417 ,  H01L29/40 ,  H01L21/225 ,  H01L23/482 ,  H01L23/532

CPC分类号： H01L29/7835 ,  H01L21/2257 ,  H01L21/28525 ,  H01L21/76895 ,  H01L23/522 ,  H01L29/402 ,  H01L29/41725 ,  H01L29/4175 ,  H01L29/41758 ,  H01L29/41783 ,  H01L29/456 ,  H01L29/66659 ,  H01L2924/0002 ,  H01L2924/00

摘要： An LDMOS transistor (100) on a substrate (70a, 70b) of a first conductivity type, comprises a source region (10) with a source portion (73) and a drain region (12). The source portion and drain region are of a second conductivity type opposite to the first conductivity type and are mutually connected through a channel region (28) in the substrate over which a gate electrode (14) extends. The drain region comprises a drain contact region (16) and a drain extension region (15) which extends from the channel region (28) towards the drain contact region. The drain contact region is electrically connected to a top metal layer (22) by a drain contact (20), and a poly-Si drain contact layer (80) is arranged as a first contact material in between the drain contact region and the drain contact in a contact opening (51) of a first dielectric layer (52) deposited on the surface of the drain region. The poly-Si drain contact layer comprises a dopant element of the second conductivity type which is diffused therefrom through annealing to form said drain contact region.

摘要翻译： 在第一导电类型的衬底（70a，70b）上的LDMOS晶体管（100）包括具有源极部分（73）和漏极区域（12）的源极区域（10）。 源区和漏区具有与第一导电类型相反的第二导电类型，并且通过栅极电极（14）延伸的衬底中的沟道区（28）相互连接。 漏极区域包括漏极接触区域（16）和从沟道区域（28）向漏极接触区域延伸的漏极延伸区域（15）。 漏极接触区域通过漏极接触（20）与顶部金属层（22）电连接，并且多晶硅漏极接触层（80）作为第一接触材料布置在漏极接触区域和漏极 在沉积在漏极区域的表面上的第一介电层（52）的接触开口（51）中接触。 多晶硅漏极接触层包括第二导电类型的掺杂元素，其通过退火从其扩散以形成所述漏极接触区域。

公开(公告)号：WO2009099217A1

公开(公告)日：2009-08-13

申请号：PCT/JP2009/052109

申请日：2009-02-06

申请人： 京セラ株式会社 ,  新楽 浩一郎 ,  西村 剛太 ,  伊藤 憲和 ,  稲葉 真一郎

发明人： 新楽 浩一郎 ,  西村 剛太 ,  伊藤 憲和 ,  稲葉 真一郎

IPC分类号： H01L31/04

CPC分类号： H01L31/03921 ,  C23C16/4488 ,  C23C16/50 ,  H01L21/2257 ,  H01L31/03762 ,  H01L31/076 ,  H01L31/077 ,  H01L31/202 ,  Y02E10/548 ,  Y02P70/521

摘要： 　素子特性が従来よりも向上したスーパーストレート型のａ－Ｓｉ：Ｈ薄膜太陽電池を提供する。透明基板上に形成された透明導電膜の上にリンを付着させる工程と、透明導電膜の上にプラズマＣＶＤ法にてａ－Ｓｉ：Ｈからなるｐ型層、ｉ型層、およびｎ型層を順次に形成する工程とによって、太陽電池素子を形成する。リンの付着は、例えばリン含有ガスをプラズマ化することで行う。あるいは、プラズマＣＶＤ法によるｐ型層の形成開始時に、プラズマ励起電圧が印加されるものの透明基板が載置されないマージン領域に設けられたリン供給源を水素プラズマにてエッチングさせることで行う。好ましくは、ｉ型層におけるホウ素拡散範囲内におけるホウ素とリンの濃度差の算術平均値ΔＣａｖが、１．１×１０ 17 （ｃｍ -3 ）≦ΔＣａｖ≦１．６×１０ 17 （ｃｍ -3 ）以下となるように、リンの付着を制御する。

摘要翻译： 公开了一种与常规太阳能电池元件相比具有改进的元件特性的超轻型a-Si：H薄膜太阳能电池元件。 太阳能电池元件通过包括在设置在透明基板上的透明导电膜上沉积磷的步骤的方法制造，以及连续形成p型层，i型层和n型层的步骤 a-Si：H通过等离子体CVD在透明导电膜上。 磷例如通过含磷气体的等离子体化来沉积。 或者，可以通过等离子体CVD开始形成p型层来沉积磷，但是在施加等离子体激发电压的情况下，设置在不提供透明基板的边缘区域中的磷供给源， 氢等离子体。 优选地，控制磷的沉积，使得i型层中的硼扩散范围内的硼和磷之间的浓度差的算术平均值（ΔCav）为1.1×10 17（cm -3）=π Cav = 1.6×1017（cm-3）以下。

公开(公告)号：WO2009081867A1

公开(公告)日：2009-07-02

申请号：PCT/JP2008/073207

申请日：2008-12-19

申请人： 旭化成エレクトロニクス株式会社 ,  コリチッチ マルコ ,  スリゴジ トミスラブ ,  望月 秀則 ,  森田 宗一

发明人： コリチッチ マルコ ,  スリゴジ トミスラブ ,  望月 秀則 ,  森田 宗一

IPC分类号： H01L21/8249 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8248 ,  H01L27/06 ,  H01L29/73

CPC分类号： H01L27/0623 ,  H01L21/2257 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/26586 ,  H01L21/8249 ,  H01L29/0808 ,  H01L29/1008 ,  H01L29/1045 ,  H01L29/6625 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/735

摘要： 高性能なラテラルトランジスタ（ＨＣＢＴ）と、ＣＭＯＳトランジスタとの混載（ＢｉＣＭＯＳ）に適したラテラルトランジスタの構成と、その製造方法を提供する。ＨＣＢＴ１００と、ＣＭＯＳトランジスタ２００とが混載された半導体装置であって、ＨＣＢＴ１００は、ｎ－ｈｉｌｌ層１１を囲む素子分離酸化膜６をエッチングすることによって開口されたオープン領域２１と、オープン領域２１内に形成され、素子分離酸化膜のエッチングによって露出されたｎ－ｈｉｌｌ層１１を露出させる厚みを有するポリシリコン膜であるエミッタ電極３１Ａ、コレクタ電極３１Ｂと、ｎ－ｈｉｌｌ層１１の少なくとも一部を覆う極薄酸化膜２４とを有している。極薄酸化膜２４は、ポリシリコン膜がエッチングされてエミッタ電極３１Ａ、コレクタ電極３１Ｂになる際にｎ－ｈｉｌｌ層１１がエッチングされることを防ぐ保護膜として機能する。

摘要翻译： 提供了适用于高性能横向晶体管（HCBT）和CMOS晶体管的杂交（BiCMOS）的横向晶体管的结构及其制造方法。 半导体器件包括HCBT（100）和CMOS晶体管（200）的混合。 HCBT（100）具有通过蚀刻围绕n-hill层（11）的元件隔离氧化膜（6）而开放的开放区域（21），发射极电极（31A）和集电极电极（31B） 形成在所述开放区域（21）中并且由具有导致暴露于所述元件隔离氧化膜的蚀刻所暴露的所述n-hill层（11）的厚度的多晶硅膜和覆盖在所述开口区域（21）上的超薄氧化膜 至少一部分n-hill层（11）。 当蚀刻多晶硅膜以形成发射电极（31A）和集电极（31B）时，超薄膜（24）用作保护膜，以保护n-hill层（11）不被蚀刻。

公开(公告)号：WO2008134148A1

公开(公告)日：2008-11-06

申请号：PCT/US2008/057945

申请日：2008-03-21

申请人： DSM SOLUTIONS, INC. ,  KAPOOR, Ashok Kumar ,  VORA, Madhukar B. ,  ZHANG, Weimin ,  SONKUSALE, Sachin R. ,  LIU, Yujie

发明人： KAPOOR, Ashok Kumar ,  VORA, Madhukar B. ,  ZHANG, Weimin ,  SONKUSALE, Sachin R. ,  LIU, Yujie

IPC分类号： H01L29/16 ,  H01L29/161 ,  H01L29/808 ,  H01L21/337 ,  H01L29/10 ,  H01L29/08 ,  H01L21/225 ,  H01L29/165 ,  H01L29/45 ,  H01L29/06 ,  H01L21/762 ,  H01L21/761

CPC分类号： H01L29/66901 ,  H01L21/2257 ,  H01L21/761 ,  H01L21/76224 ,  H01L29/0653 ,  H01L29/0843 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/45 ,  H01L29/808 ,  H01L29/8086

摘要： Junction field effect transistors (JFET) formed in substrates containing germanium. JFETs having polycrystalline semiconductor surface contacts (562, 530, 560, 532) with self-aligned suicide (580) formed thereon and self-aligned source, drain and gate regions (520, 522,540) formed by thermal drive-in of impurities from surface contacts into the substrate, and implanted link regions (522, 526). Others have a polycrystalline semiconductor gate surface contact and metal back gate, source and drain contacts and a metal surface contact to the gate surface contact with implanted source and drains and a self -aligned gate region. JFETs having a polycrystalline semiconductor gate surface contact and metal back gate, source and drain contacts and a metal surface contact to the- gate surface contact with implanted source and drains and a self-aligned gate region and suicide formed on the top of the source, drain and back gate contacts and on top of the gate polycrystalline semiconductor gate contact to which the metal surface contacts make electrical contact.

摘要翻译： 在包含锗的衬底中形成的结型场效应晶体管（JFET）。 具有在其上形成有自对准硅化物（580）的多晶半导体表面接触（562,530,560,532）的JFET，以及通过来自表面的杂质的热传导形成的自对准源极，漏极和栅极区域（520,522,540） 接触到衬底中，以及植入的链接区域（522,526）。 其他具有多晶半导体栅极表面接触和金属后栅极，源极和漏极接触以及与栅极表面接触的金属表面接触与注入源和漏极以及自对准栅极区域。 具有多晶半导体栅极表面接触和金属背栅极，源极和漏极接触以及与栅极表面的金属表面接触的JFET与植入源和漏极接触，并且形成在源的顶部上的自对准栅极区域和硅化物， 漏极和后栅极触点，并且在栅极多晶半导体栅极触点的顶部与金属表面接触形成电接触。

公开(公告)号：WO2003058684A2

公开(公告)日：2003-07-17

申请号：PCT/US2002/041809

申请日：2002-12-30

申请人： GENERAL SEMICONDUCTOR, INC.

发明人： BLANCHARD, Richard, A.

IPC分类号： H01L

CPC分类号： H01L29/7802 ,  H01L21/2257 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

摘要： A method is provided for forming a power semiconductor device. The method begins by providing a substrate of a first or second conductivity type and then forming a voltage sustaining region on the substrate. The voltage sustaining region is formed by depositing an epitaxial layer of a first conductivity type on the substrate and forming at least one trench in the epitaxial layer. A first layer of polysilicon having a second dopant of the second conductivity type is deposited in the trench. The second dopant is diffused to form a doped epitaxial region adjacent to the trench and in the epitaxial layer. A second layer of polysilicon having a first dopant of the first conductivity type is subsequently deposited in the trench. The first and second dopants respectively located in the second and first layers of polysilicon are interdiffused to achieve electrical compensation in the first and second layers of polysilicon. Finally, at least one region of the second conductivity type is formed over the voltage sustaining region to define a junction therebetween.

摘要翻译： 提供了形成功率半导体器件的方法。 该方法开始于提供第一或第二导电类型的衬底，然后在衬底上形成电压维持区域。 通过在衬底上沉积第一导电类型的外延层并在外延层中形成至少一个沟槽来形成电压维持区。 具有第二导电类型的第二掺杂剂的第一多晶硅层沉积在沟槽中。 第二掺杂剂被扩散以形成与沟槽和外延层相邻的掺杂外延区域。 随后将具有第一导电类型的第一掺杂剂的第二层多晶硅沉积在沟槽中。 分别位于第二和第一多晶硅层中的第一和第二掺杂剂是相互扩散的，以在多晶硅的第一和第二层中实现电补偿。 最后，在电压维持区域上形成第二导电类型的至少一个区域以限定它们之间的接合。

公开(公告)号：WO2002065517A2

公开(公告)日：2002-08-22

申请号：PCT/US2002/004750

申请日：2002-02-12

申请人： ASM AMERICA, INC.

发明人： TODD, Michael, A.

IPC分类号： H01L21/00

CPC分类号： C23C16/0272 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/22 ,  C23C16/24 ,  C23C16/30 ,  C23C16/308 ,  C23C16/325 ,  C23C16/345 ,  C23C16/36 ,  C23C16/56 ,  C30B25/02 ,  C30B29/06 ,  H01L21/02422 ,  H01L21/0243 ,  H01L21/0245 ,  H01L21/0251 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02592 ,  H01L21/02595 ,  H01L21/02598 ,  H01L21/0262 ,  H01L21/02667 ,  H01L21/2257 ,  H01L21/28035 ,  H01L21/28044 ,  H01L21/28194 ,  H01L21/28525 ,  H01L21/28556 ,  H01L21/3185 ,  H01L21/32055 ,  H01L28/84 ,  H01L29/127 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66181 ,  H01L29/66242 ,  H01L31/1804 ,  H01L31/182 ,  H01L31/202 ,  Y02E10/546 ,  Y02E10/547 ,  Y02P70/521 ,  Y10S438/933

摘要： Trisilane is used in chemical vapor deposition methods to deposit silicon-containing films over mixed substrates. Such methods are useful in semiconductor manufacturing to provide a variety of advantages, including uniform deposition over heterogeneous surfaces, high deposition rates, and higher manufacturing productivity. An example is in forming the base region of a heterojunction bipolar transistor, including simultaneous deposition over both single crystal semiconductor surfaces and amorphous insulating regions.

摘要翻译： 三氯硅烷用于化学气相沉积方法以在混合的基底上沉积含硅膜。 这种方法在半导体制造中可用于提供各种优点，包括在异质表面上的均匀沉积，高沉积速率和更高的制造生产率。 例如，形成异质结双极晶体管的基极区域，包括在单晶半导体表面和非晶绝缘区域上的同时沉积。

公开(公告)号：WO01073839A1

公开(公告)日：2001-10-04

申请号：PCT/DE2001/001080

申请日：2001-03-19

IPC分类号： H01L21/28 ,  H01L21/225 ,  H01L21/336 ,  H01L29/417 ,  H01L29/78

CPC分类号： H01L29/66492 ,  H01L21/2257 ,  H01L29/66545

摘要： The invention relates to a method for producing an integrated component which has several electrode connections (21,22, 23, 26) which protrude in relation to the main surface thereof (11) on a semiconductor substrate (1). The electrode connections (21,22, 23, 26) are formed by removing the electrode connection layer (2) and/or the insulation covering layer (3a) to areas (3a1,3a2) which are adjacent to the electrode connections (21,22, 23, 26). The invention also relates to a method for producing electric connections (24, 25, 101 -106) between individual circuit elements (21, 22, 23, 26, LDD1, LDD2, HDD1 -HDD3) formed in or on a semiconductor substrate (1). The channels of the strip conductors incorporated into the planarized surface (111,112) are composed of circuit elements (LLD1, LDD2, HDD1 - HDD3, 21, 22, 23, 26) and filling material (70 - 75) and are filled with a good conductive material (10, 101 - 106) . The invention also relates to a semiconductor component provided with several protruding electrode connections.

摘要翻译： 本发明涉及一种方法，用于在半导体衬底上制造（1）形成包括多个集成器件与衬底相反aufgragend形成有电极端子（21，22，23，26）的主表面（11），其中，所述电极端子（21，22， 23，26）在同一时间（通过去除电极连接层2）和/或所述绝缘层（3a）中的电极（端子21，22，23，26相邻的）区域（3A1，3A2）形成。 此外，本发明涉及用于生产电连接的个体之间的过程（24，25，101〜106）上或在半导体衬底（1）形成的电路元件（21，22，23，26，LDD1，LDD2，HDD1到 HDD3），所述电路元件（LLD1，LDD2，HDD1到HDD3，21，22，23，26）和填充材料（70〜75）的平坦表面（111，112）的导体轨道的通道中产生的，并且具有良好的导体路径信道 导电材料（10，101〜106）被填充。 此外，本发明涉及具有多个形成参天电极端子的半导体装置。

公开(公告)号：WO00003427A1

公开(公告)日：2000-01-20

申请号：PCT/EP1999/004706

申请日：1999-07-02

IPC分类号： H01L21/225 ,  H01L21/331 ,  H01L21/336 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L29/739

CPC分类号： H01L29/7813 ,  H01L21/2257 ,  H01L29/0869 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/66348

摘要： In the manufacture of a semiconductor power device such as a trench-gate power MOSFET, a source region (13) is formed using a sidewall extension (30) of an upstanding insulated-gate structure (11, 21, 22). The sidewall extension (30) forms a step with an adjacent surface area (10a') of a body region (15) of a first conductivity type and comprises doped semiconductor material (13a) of opposite, second conductivity type which is separated from the gate (11) by insulating material (22). The body region (15) provides a channel-accommodating portion (15a) adjacent to the gate structure (11, 21, 22) and also comprises a localised high-doped portion (15b) which extends to a greater depth in the semiconductor body (10) than the shallow p-n junction between the source region (13) and the channel-accommodating portion (15a), and preferably deeper even than the bottom of the trench (20) of a trench-gate device. This high-doped portion (15b) is formed by introducing dopant of the first conductivity type into the semiconductor body (10) via the stepped-down adjacent surface area (10a') while using the stepped-up sidewall extension (30) comprising the doped source region material (13a) to mask the underlying channel area. Source electrode material (33) is deposited over the step so as to contact the doped semiconductor material (13a) of the sidewall extension (30) and the adjacent surface area (10a') of the high-doped portion (15b).

摘要翻译： 在诸如沟槽栅功率MOSFET的半导体功率器件的制造中，使用直立绝缘栅结构（11,21,22）的侧壁延伸部（30）形成源极区域（13）。 侧壁延伸部（30）形成具有第一导电类型的主体区域（15）的相邻表面区域（10a'）的台阶，并且包括与栅极分离的相反的第二导电类型的掺杂半导体材料（13a） （11）通过绝缘材料（22）。 主体区域（15）提供与栅极结构（11,21,22）相邻的沟道容纳部分（15a），并且还包括在半导体本体中延伸到较大深度的局部高掺杂部分（15b） 10）比源区域（13）和通道容纳部分（15a）之间的浅pn结更好，甚至比沟槽栅极器件的沟槽（20）的底部更深。 该高掺杂部分（15b）是通过将第一导电类型的掺杂剂经由逐渐降低的相邻表面区域（10a'）引入半导体本体（10）而形成的，同时使用包括 掺杂源极区材料（13a）以掩蔽下面的沟道区域。 源极电极材料（33）沉积在台阶上以便接触侧壁延伸部（30）的掺杂半导体材料（13a）和高掺杂部分（15b）的相邻表面区域（10a'）。

公开(公告)号：WO8603333A2

公开(公告)日：1986-06-05

申请号：PCT/US8502234

申请日：1985-11-11

申请人： AMERICAN TELEPHONE & TELEGRAPH

发明人： LEBOWITZ JOSEPH ,  LYNCH WILLIAM THOMAS

IPC分类号： H01L27/04 ,  G11C11/34 ,  G11C11/403 ,  H01L21/225 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108 ,  H01L29/94

CPC分类号： H01L27/10861 ,  H01L21/2257 ,  H01L29/945 ,  Y10S148/109

摘要： A trench version of a high-capacitance (Hi-C) capacitor for a dynamic random-access-memory (DRAM) cell is made utilizing a doping technique. A shallow highly doped trench region is thereby formed. At the same time, selected lateral surface portions (24) of the structure are also thereby highly doped. These surface portions permit a direct electrical connection to be easily made between the capacitor and a subsequently formed adjacent access transistor.

公开(公告)号：WO1985004759A1

公开(公告)日：1985-10-24

申请号：PCT/US1985000502

申请日：1985-03-25

申请人： AMERICAN TELEPHONE & TELEGRAPH COMPANY

发明人： AMERICAN TELEPHONE & TELEGRAPH COMPANY ,  OH, Kye, Hwan

IPC分类号： H01L21/22

CPC分类号： H01L21/28512 ,  H01L21/2257 ,  Y10S148/035 ,  Y10S438/919 ,  Y10S438/923

摘要： In semiconductor devices of extremely small dimensions, the problem of shorting together of adjacent, differently doped regions (12, 14) by a contact layer deposited through a window (17) which, owing to the smallness of the region dimensions, unavoidably exposes a surface portion of the adjacent region (12) not intended to be contacted, is solved by the use of a transfer layer (18) deposited first in the window which, upon heating, transfers impurities from the region (14) intended to be contacted to the unintentionally exposed portion of the adjacent region (12). The transferred impurities convert the exposed portion of the adjacent region to the same conductivity type as the impurity source region (14), thereby preventing shorting together of the contacted region (14) with the remaining, unconverted portion of the adjacent region.

摘要翻译： 在极小尺寸的半导体器件中，由通过窗口（17）沉积的接触层使相邻的不同掺杂区域（12,14）短路在一起的问题，由于区域尺寸的小，不可避免地暴露出表面 通过使用首先沉积在窗口中的转移层（18）来解决邻近区域（12）中未被接触的部分，该转移层（18）在加热时将来自预期接触的区域（14）的杂质转移到 相邻区域（12）的无意曝光部分。 所转移的杂质将相邻区域的暴露部分转换为与杂质源区域（14）相同的导电类型，从而防止接触区域（14）与相邻区域的剩余的未转换部分短路在一起。