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    FERROELECTRIC-BASED FIELD-EFFECT TRANSISTOR WITH THRESHOLD VOLTAGE SWITCHING FOR ENHANCED ON-STATE AND OFF-STATE PERFORMANCE
    4.
    发明申请
    FERROELECTRIC-BASED FIELD-EFFECT TRANSISTOR WITH THRESHOLD VOLTAGE SWITCHING FOR ENHANCED ON-STATE AND OFF-STATE PERFORMANCE 审中-公开
    基于铁电的场效应晶体管，具有门限电压切换功能，可提高开态和关态性能

    公开(公告)号：WO2017171851A1

    公开(公告)日：2017-10-05

    申请号：PCT/US2016/025631

    申请日：2016-04-01

    申请人： INTEL CORPORATION

    发明人： THEN, Han Wui ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko

    IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L27/115

    CPC分类号： H01L29/516 ,  H01L28/00 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/6684 ,  H01L29/7786 ,  H01L29/78391

    摘要： Techniques are disclosed herein for ferroelectric-based field-effect transistors (FETs) with threshold voltage (VT) switching for enhanced RF switch transistor on-state and off-state performance. Employing a ferroelectric gate dielectric layer that can switch between two ferroelectric states enables a higher VT during the transistor off-state (VT,hi) and a lower VT during the transistor on-state (VT,lo). Accordingly, the transistor on-state resistance (Ron) can be maintained low due to the available relatively high gate overdrive (Vg,on - VT,lo) while still handling a relatively high maximum RF power in the transistor off-state due to the high VT,hi - Vg,off value. Thus, the Ron of an RF switch transistor can be improved without sacrificing maximum RF power, and/or vice versa, the maximum RF power can be improved without sacrificing the Ron. A ferroelectric layer (e.g., including Hf x Zr y O) can be formed between a transistor gate dielectric layer and gate electrode to achieve such benefits.

    摘要翻译： 本文公开了用于具有阈值电压（VT）开关的基于铁电体的场效应晶体管（FET）的技术，用于增强的RF开关晶体管导通状态和截止状态性能。 使用可以在两个铁电态之间切换的铁电栅极介电层使得在晶体管关断状态（VT，hi）期间更高的VT和晶体管开启状态（VT，lo）期间更低的VT。 因此，由于可用的相对较高的栅极过驱动（V g，on -V T，I 0），晶体管导通状态电阻（R on）可以保持为低，同时仍然处理晶体管截止状态中的相对高的最大RF功率，这归因于 高VT，高 - Vg，关断值。 因此，可以在不牺牲最大RF功率的情况下改进RF开关晶体管的Ron，和/或反之，可以在不牺牲Ron的情况下提高最大RF功率。 可以在晶体管栅极介电层和栅电极之间形成铁电层（例如，包括Hf×ZrO：O）以实现这样的益处。

    SEMICONDUCTOR DEVICE WITH III-NITRIDE CHANNEL REGION AND SILICON CARBIDE DRIFT REGION
    5.
    发明申请
    SEMICONDUCTOR DEVICE WITH III-NITRIDE CHANNEL REGION AND SILICON CARBIDE DRIFT REGION 审中-公开
    具有III-氮化物沟道区和碳化硅漂移区的半导体器件

    公开(公告)号：WO2017071635A1

    公开(公告)日：2017-05-04

    申请号：PCT/CN2016/103726

    申请日：2016-10-28

    申请人： THE HONG KONG UNIVERSITY OF SCIENCE AND TECHNOLOGY

    发明人： CHEN, Jing ,  WEI, Jin

    IPC分类号： H01L29/267 ,  H01L29/772 ,  H01L21/8232

    CPC分类号： H01L29/267 ,  H01L21/8258 ,  H01L27/0605 ,  H01L27/085 ,  H01L29/0623 ,  H01L29/0646 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/4236 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7788 ,  H01L29/808

    摘要： Techniques are provided for forming a semiconductor device. In an aspect, a semiconductor device (100) is provided that includes a silicon carbide (SiC) structure (102) and a III-nitride structure (104). The SiC structure includes a drain electrode (106), a substrate layer (108) that is formed on the drain electrode and includes SiC, and a drift layer (110) formed on the substrate layer. The drift layer includes p-well regions (112a, 112b) that allow current to flow through a region (134) between the p-well regions. The III-nitride structure includes a set of III-nitride semiconductor layers formed on the SiC structure, a passivation layer (1608) formed on the set of III-nitride semiconductor layers, a source electrode (126) electrically coupled to the p-well regions, and gate electrodes (1606a, 1606b) electrically isolated from the set of III-nitride semiconductor layers. In an aspect, the SiC structure includes a transition layer (111) that includes connecting regions (114a, 114b). In another aspect, the III-nitride structure includes connection electrodes (130a, 130b) electrically coupled to the connecting regions.

    摘要翻译： 提供了用于形成半导体器件的技术。 一方面，提供了一种半导体器件（100），其包括碳化硅（SiC）结构（102）和III族氮化物结构（104）。 SiC结构包括漏电极（106），形成在漏电极上并包括SiC的衬底层（108）以及形成在衬底层上的漂移层（110）。 漂移层包括允许电流流过p阱区之间的区域（134）的p阱区（112a，112b）。 III族氮化物结构包括形成在SiC结构上的一组III族氮化物半导体层，形成在该组III族氮化物半导体层上的钝化层（1608），电耦合到该p阱的源极（126） 区域以及与该组III族氮化物半导体层电隔离的栅电极（1606a，1606b）。 在一个方面，SiC结构包括包含连接区域（114a，114b）的过渡层（111）。 在另一方面，III族氮化物结构包括电连接至连接区域的连接电极（130a，130b）。

    半導体装置および半導体装置の製造方法
    7.
    发明申请
    半導体装置および半導体装置の製造方法 审中-公开
    半导体器件及制造半导体器件的方法

    公开(公告)号：WO2017010393A1

    公开(公告)日：2017-01-19

    申请号：PCT/JP2016/070103

    申请日：2016-07-07

    申请人： 富士電機株式会社

    发明人： 内藤　達也

    IPC分类号： H01L29/739 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78

    CPC分类号： H01L29/407 ,  H01L27/0664 ,  H01L27/0727 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/401 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397

    摘要： 半導体基板と、半導体基板の表面に形成されたゲートトレンチ部と、半導体基板の表面に形成されたダミートレンチ部と、半導体基板の表面の上方に形成された、金属を含む第１表面側電極とを備え、ゲートトレンチ部は、半導体基板の表面に形成されたゲートトレンチと、ゲートトレンチの内部に形成されたゲート導電部と、ゲートトレンチの内部においてゲート導電部の上方に形成され、ゲート導電部と第１表面側電極とを絶縁するゲート絶縁部とを有し、ダミートレンチ部は、半導体基板の表面に形成されたダミートレンチと、ダミートレンチの内部に形成され、第１表面側電極と接触するダミー導電部とを有する半導体装置を提供する。

    摘要翻译： 本发明提供一种具有半导体基板的半导体装置，形成在半导体基板的表面上的栅沟槽部，形成在半导体基板的表面上的虚设沟槽部，以及形成在半导体基板的表面上的第一表面侧电极 半导体衬底并含有金属。 栅极沟槽部分具有形成在半导体衬底的表面上的栅极沟槽，形成在栅极沟槽中的栅极导体部分和栅极绝缘部分，栅极绝缘部分形成在栅极导体部分上方的栅极沟槽中，并且使栅极导体 部分和第一表面侧电极彼此。 虚拟沟槽部分具有形成在半导体衬底的表面上的虚拟沟槽和形成在虚拟沟槽中并与第一表面侧电极接触的虚设导体部分。

    半導体装置、基板および電力変換装置
    8.
    发明申请
    半導体装置、基板および電力変換装置 审中-公开
    半导体器件，衬底和功率转换器件

    公开(公告)号：WO2016194116A1

    公开(公告)日：2016-12-08

    申请号：PCT/JP2015/065808

    申请日：2015-06-01

    申请人： 株式会社日立製作所

    发明人： 吉元　広行 ,  渡辺　直樹

    IPC分类号： H01L29/739 ,  H01L29/78

    CPC分类号： H01L29/7395 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/0273 ,  H01L21/0465 ,  H01L21/049 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/36 ,  H01L29/41708 ,  H01L29/4236 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/739 ,  H01L29/7397 ,  H03K17/567

    摘要： 半導体装置（ＳｉＣ－ＩＧＢＴ）の、バッファ層ＢＵＦ上に形成されたｎ型のドリフト層ＤＲＬを、（ｃ１）バッファ層ＢＵＦ上に形成されたｎ型の第１ドリフト領域ＤＲＬ１と、（ｃ２）第１ドリフト領域ＤＲＬ１上に形成されたｎ型の第２ドリフト領域ＤＲＬ２と、を有するように構成し、（ｃ３）第１ドリフト領域ＤＲＬ１の不純物濃度を、バッファ層ＢＵＦの不純物濃度よりも低く、第２ドリフト領域ＤＲＬ２の不純物濃度よりも高くし、（ｃ４）第１ドリフト領域ＤＲＬ１を第２ドリフト領域ＤＲＬ２よりも薄くする。このように、ドリフト層ＤＲＬを、積層構造とすることにより、半導体装置のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。

    摘要翻译： 提供了形成在缓冲层BUF上的n型漂移层DRL被构造为包括（c1）形成在缓冲器上的n型第一漂移区域DRL1的半导体器件（Sic-IGBT） 层BUF和（c2）形成在第一漂移区域DRL1上的n型第二漂移区域DRL2; （c3）使第一漂移区域DRL1的杂质浓度比缓冲层BUF的杂质浓度低，高于第二漂移区域DRL2的杂质浓度; 和（c4）使第一漂移区域DRL1比第二漂移区域DRL2薄。 通过给予漂移层DRL这种多层结构，即使当半导体器件关闭时施加高电压，也可以减小发射极区域侧的表面处的电场。 此外，由于当执行切换时可以保持载波累积的区域，所以可以降低噪声。

    NORMALLY OFF III-NITRIDE TRANSISTOR
    10.
    发明申请
    NORMALLY OFF III-NITRIDE TRANSISTOR 审中-公开
    正常关闭III-NITRIDE晶体管

    公开(公告)号：WO2016160690A1

    公开(公告)日：2016-10-06

    申请号：PCT/US2016/024495

    申请日：2016-03-28

    申请人： TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

    发明人： FAREED, Qhalid ,  TIPIRNENI, Naveen

    IPC分类号： H01L29/78 ,  H01L21/336 ,  B82B1/00

    CPC分类号： H01L27/0883 ,  H01L21/02241 ,  H01L21/30612 ,  H01L21/30621 ,  H01L21/8252 ,  H01L27/0605 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/4236 ,  H01L29/66462 ,  H01L29/7786

    摘要： In described examples, a semiconductor device (100) containing an enhancement mode GaN FET (102) on a III-N layer stack includes a low-doped GaN layer (112), a barrier layer (114) including aluminum over the low-doped GaN layer, a stressor layer (116) including indium over the barrier layer, and a cap layer (118) including aluminum over the stressor layer. A gate recess (120) extends through the cap layer (118) and the stressor layer (116), but not through the barrier layer (114). The semiconductor device (100) is formed by forming the barrier layer (114) with a high temperature MOCVD process, forming the stressor layer (116) with a low temperature MOCVD process, and forming the cap layer (118) with a low temperature MOCVD process. The gate recess (120) is formed by a two-step etch process including a first etch step to remove the cap layer (118), and a second etch step to remove the stressor layer (116).

    摘要翻译： 在所描述的示例中，在III-N层堆叠上包含增强型GaN FET（102）的半导体器件（100）包括低掺杂GaN层（112），在低掺杂浓度下包括铝的阻挡层（114） GaN层，在阻挡层上包括铟的应力层（116）以及在应力层上包含铝的盖层（118）。 浇口凹部（120）延伸穿过盖层（118）和应力层（116），但不穿过阻挡层（114）。 半导体器件（100）通过用高温MOCVD工艺形成阻挡层（114）而形成，通过低温MOCVD工艺形成应力层（116），并用低温MOCVD形成帽层（118） 处理。 通过包括第一蚀刻步骤以移除盖层（118）的两步蚀刻工艺形成栅极凹槽（120），以及去除应力层（116）的第二蚀刻步骤。