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    集成电路电容器件及其制备方法
    1.
    发明申请
    集成电路电容器件及其制备方法 审中-公开

    公开(公告)号：WO2022142221A1

    公开(公告)日：2022-07-07

    申请号：PCT/CN2021/103556

    申请日：2021-06-30

    Applicant: 长鑫存储技术有限公司

    Inventor： 郁梦康 ,  苏星松 ,  白卫平

    IPC: H01L27/108 ,  H01L27/08 ,  H01L21/77

    Abstract: 本发明公开了一种集成电路电容器件及其制备方法，制备方法包括：提供衬底；于衬底的上表面形成交替层叠的牺牲层及支撑层，并在支撑层及牺牲层内形成电容孔；于电容孔的侧壁及底部形成下电极；于支撑层上形成开口，开口暴露出牺牲层，并基于开口去除牺牲层；于下电极的表面形成包括交替层叠的电介质层结构和界面层的叠层结构，电介质层结构包括第一电介质材料层，界面层包括具有比第一电介质材料层的带隙能量高的第二电介质材料层；对叠层结构进行热处理，热处理后的第一电介质材料层为晶态相，热处理后的第二电介质材料层为非晶态相；于叠层结构的表面形成上电极；其中，上电极或下电极与电介质层结构之间至少具有界面层。

    半導体装置
    2.
    发明申请
    半導体装置 审中-公开

    公开(公告)号：WO2018139556A1

    公开(公告)日：2018-08-02

    申请号：PCT/JP2018/002357

    申请日：2018-01-25

    Applicant: ローム株式会社

    Inventor： 坂口　拓生 ,  明田　正俊 ,  中野　佑紀

    IPC: H01L29/78 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L29/12 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

    Abstract: 半導体装置は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記第１導電型領域と対向するゲート電極層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記第１導電型領域を被覆し、前記ダイオード領域との間でショットキー接合を形成し、かつ、前記第１導電型領域との間でオーミック接合を形成する第１主面電極と、を含む。

    半導体装置
    3.
    发明申请
    半導体装置 审中-公开

    公开(公告)号：WO2018105729A1

    公开(公告)日：2018-06-14

    申请号：PCT/JP2017/044194

    申请日：2017-12-08

    Applicant: 富士電機株式会社

    Inventor： 内藤　達也

    IPC: H01L29/78 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

    Abstract: 蓄積層が一層のみ存在する場合、蓄積層が複数層存在する場合に比べて、オン電圧（Ｖｏｎ）が高くなる問題がある。これに対して、蓄積層が複数層存在する場合、蓄積層が一層のみ存在する場合に比べて、蓄積層にキャリアを溜め過ぎるのでターン・オフ損失（Ｅｏｆｆ）が増加する問題がある。半導体基板を有する半導体装置であって、半導体基板は、予め定められた方向に延伸する２つのトレンチ部と、２つのトレンチ部の間に設けられたメサ部と、ドリフト層とを備え、メサ部は、エミッタ領域と、コンタクト領域と、エミッタ領域およびコンタクト領域よりも下方において深さ方向に並んで設けられる、複数の蓄積層とを有し、少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられない半導体装置を提供する。

    3D-CAPACITOR STRUCTURE
    4.
    发明申请
    3D-CAPACITOR STRUCTURE 审中-公开
    3D电容器结构

    公开(公告)号：WO2018054828A1

    公开(公告)日：2018-03-29

    申请号：PCT/EP2017/073451

    申请日：2017-09-18

    Applicant: MURATA INTEGRATED PASSIVE SOLUTIONS

    Inventor： VOIRON, Frédéric ,  TENAILLEAU, Jean-René

    IPC: H01L27/08 ,  H01L49/02 ,  H01L29/94 ,  H01L29/06

    Abstract: A 3D-capacitor structure is based on a trench network which is etched from a top face (S 100 ) of a substrate (100), and forms a regular array of separated pillars (10). The 3D-capacitor structure comprises a double capacitor layer stack which extends continuously on top faces of the pillars (10) at the substrate top face, on trench sidewalls and also on a trench bottom (S 101 ). The trench network is modified locally for contacting a second electrode of the double capacitor layer stack while ensuring that no unwanted short-circuit may occur between said second electrode and a third electrode of said double capacitor layer stack. The invention provides an improved trade-off between high capacitor density and certainty of no unwanted short-circuit.

    Abstract translation: 3D电容器结构基于从衬底（100）的顶面（S 100）蚀刻的沟槽网络，并且形成规则阵列的 分离的支柱（10）。 3D电容器结构包括双电容器层堆叠，其在衬底顶面处，沟槽侧壁上以及沟槽底部（S 101）上在支柱（10）的顶面上连续地延伸。 沟槽网络被局部修改以用于接触双电容器层堆的第二电极，同时确保在所述双电容器层堆的所述第二电极与第三电极之间不会发生不希望的短路。 本发明提供了高电容器密度与无不希望的短路确定性之间的改进折衷。

    ELECTRONIC COMPONENTS HAVING THREE-DIMENSIONAL CAPACITORS IN A METALLIZATION STACK
    5.
    发明申请
    ELECTRONIC COMPONENTS HAVING THREE-DIMENSIONAL CAPACITORS IN A METALLIZATION STACK 审中-公开
    在金属堆叠中具有三维电容器的电子元件

    公开(公告)号：WO2017155625A1

    公开(公告)日：2017-09-14

    申请号：PCT/US2017/015513

    申请日：2017-01-27

    Applicant: INTEL IP CORPORATION

    Inventor： REINGRUBER, Klaus ,  ALBERS, Sven ,  GEISSLER, Christian

    IPC: H01L49/02 ,  H01L27/08 ,  H01L23/522 ,  H01L21/768 ,  H01L23/00

    Abstract: Disclosed herein are electronic components having three-dimensional capacitors disposed in a metallization stack, as well as related methods and devices. In some embodiments, for example, an electronic component may include: a metallization stack and a capacitor disposed in the metallization stack wherein the capacitor includes a first conductive plate having a plurality of recesses, and a second conductive plate having a plurality of projections, wherein individual projections of the plurality of projections extend into corresponding individual recesses of the plurality of recesses without contacting the first conductive plate.

    Abstract translation: 这里公开了具有布置在金属化叠层中的三维电容器的电子部件以及相关的方法和装置。 在一些实施例中，例如，电子部件可以包括：设置在金属化叠层中的金属化叠层和电容器，其中电容器包括具有多个凹槽的第一导电板和具有多个凸起的第二导电板，其中 多个突起的单个突起延伸到多个凹槽的对应的单个凹槽中而不接触第一导电板。

    半導体装置およびその製造方法
    7.
    发明申请
    半導体装置およびその製造方法 审中-公开
    半导体装置及其制造方法

    公开(公告)号：WO2017065199A1

    公开(公告)日：2017-04-20

    申请号：PCT/JP2016/080332

    申请日：2016-10-13

    Applicant: シャープ株式会社

    Inventor： 伊東　一篤

    IPC: H01L29/786 ,  G09F9/30 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L27/32 ,  H01L29/423 ,  H01L29/49

    CPC classification number: G09F9/30 ,  H01L21/28 ,  H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L27/32 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

    Abstract: 半導体装置は、副ゲート電極（１２）と、副ゲート電極を覆う第１絶縁層（１４）と、第１絶縁層上に形成された主ゲート電極（１６）と、主ゲート電極を覆う第２絶縁層（１８と、第１層（２０Ａ）と、第１層上に設けられ、第１層よりもバンドギャップの大きい第２層（２０Ｂ）とを含む積層構造を有する酸化物半導体層（２０）と、第１ソース電極（２２）および第１ドレイン電極（２４）とを有する第１薄膜トランジスタ（１０１）を基板（１０）上に備え、酸化物半導体層（２０）は、基板法線方向から見たときに、主ゲート電極と重なるゲート対向領域（２０ｇ）と、第１ソース電極（２２）と接するソースコンタクト領域と、第１ドレイン電極と接するドレインコンタクト領域と、ゲート対向領域とソースコンタクト領域との間、および、ゲート対向領域とドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域（３０ｓ、３０ｄ）とを含み、オフセット領域の少なくとも一部は、第１絶縁層（１４）および第２絶縁層（１８）を介して副ゲート電極（１２）と重なっている。

    Abstract translation:

    该半导体器件包括一个子栅电极（12），覆盖所述辅助栅极电极（14），形成在第一绝缘层上的主栅极电极（16）的第一绝缘层 ，第二绝缘层（18，覆盖主栅电极的第一层（20A）以及设置在第一层上并且具有比第一层的带隙大的带隙的第二层（20B） 包括第一源电极（22）和第一漏电极（24）的第一薄膜晶体管（101）设置在衬底（10）上，氧化物半导体层（20） ），从基板的法线方向，即与主栅电极（20克）覆盖栅相对区域，以及与所述第一源极电极（22）相接触的源极接触区和漏极接触区与所述第一漏电极接触观察时 ，面向门的区域和源触点 的区域中，并且所述偏移区域之间（30秒，30D）上设置的栅极面对区域和所述漏极接触区和一个之间的至少一个，至少部分，该偏移区域的第一绝缘层（14） 并通过第二绝缘层（18）与子栅电极（12）重叠。

    半導体装置、その製造方法、および半導体装置を備えた表示装置
    10.
    发明申请
    半導体装置、その製造方法、および半導体装置を備えた表示装置 审中-公开
    半导体器件及其制造方法，以及用半导体器件提供的显示器件

    公开(公告)号：WO2016098651A1

    公开(公告)日：2016-06-23

    申请号：PCT/JP2015/084483

    申请日：2015-12-09

    Applicant: シャープ株式会社

    Inventor： 松木薗　広志

    IPC: H01L29/786 ,  G02F1/1368 ,  G09F9/30 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08

    CPC classification number: G02F1/1368 ,  G02F1/136213 ,  G02F2001/13685 ,  G02F2202/10 ,  H01L21/385 ,  H01L21/44 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L27/1225 ,  H01L29/786 ,  H01L29/7869 ,  H01L29/78696

    Abstract: 　半導体層に形成された低抵抗領域とゲート電極との間に寄生容量が形成されにくいトップゲート型構造の半導体装置、その製造方法、および半導体装置を備えた表示装置を提供する。　ＴＦＴ（１００）の低抵抗領域のうちゲート絶縁膜の端部に対応する第１の位置（Ｐ１）からゲート電極（４０）の下方に向かって延びる低抵抗領域の第１の長さ（Ｌ１）と、第１の位置（Ｐ１）からゲート電極（４０）の端部に対応する第２の位置（Ｐ２）までの第２の長さ（Ｌ２）を略等しくする。これにより、ソース領域（２０ｓ）およびドレイン領域（２０ｄ）と、ゲート電極（４０）との重なりが低減されるので、寄生容量を小さくすることができる。

    Abstract translation: 提供：具有顶栅型结构的半导体器件，其中在栅电极和形成在半导体层中的低电阻区域之间不太可能形成寄生电容; 一种半导体器件的制造方法; 以及设置有半导体器件的显示装置。 从对应于栅极绝缘膜的端部的第一位置（P1）向TFT（100）的低电阻区域的一部分延伸的第一长度（L1） 和从第一位置（P1）到对应于栅电极（40）的端部的第二位置（P2）的第二长度（L2）大致相等。 源极区域（20s）和漏极区域（20d）与栅极电极（40）之间的重叠被减小，从而可以减小寄生电容。

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