公开(公告)号：WO2020005417A1

公开(公告)日：2020-01-02

申请号：PCT/US2019/033307

申请日：2019-05-21

Applicant: INTEL CORPORATION

Inventor： LAMPERT, Lester ,  PILLARISETTY, Ravi ,  THOMAS, Nicole K. ,  GEORGE, Hubert C. ,  ROBERTS, Jeanette M. ,  MICHALAK, David J. ,  CAUDILLO, Roman ,  YOSCOVITS, Zachary R. ,  CLARKE, James S.

IPC: H01L29/80 ,  H01L29/15 ,  H01L29/12 ,  H01L29/66 ,  H01L21/02 ,  H01L25/065 ,  H01L25/07

Abstract: Embodiments of the present disclosure provide quantum circuit assemblies that implement adaptive programming of quantum dot qubit devices. An example quantum circuit assembly includes a quantum circuit component including a quantum dot qubit device, and a control logic coupled to the quantum circuit component. The control logic is configured to adaptively program the quantum dot qubit device by iterating a sequence of applying one or more signals to the quantum dot qubit device, determining a state of at least one qubit of the quantum dot qubit device, and using the determined state to modify the signals to be applied to the quantum dot qubit device in the next iteration. In this manner, the signals may be fine-tuned to achieve a higher probability of the qubit(s) in the quantum dot qubit device being set to the desired state.

公开(公告)号：WO2019039257A1

公开(公告)日：2019-02-28

申请号：PCT/JP2018/029484

申请日：2018-08-06

Applicant: 住友化学株式会社

Inventor： 角嶋　邦之 ,  星井　拓也 ,  若林　整 ,  筒井　一生 ,  岩井　洋 ,  山本　大貴

IPC: H01L21/66 ,  H01L29/80

Abstract: 一実施の形態として、半導体層としてのＧａＮ層１２を含む半導体素子１に電圧を印加して電流を測定するステップと、測定された電流の値を用いてＧａＮ層１２中の電気的欠陥濃度を導出するステップと、を含む、半導体層の電気的欠陥濃度評価方法を提供する。

公开(公告)号：WO2018063138A1

公开(公告)日：2018-04-05

申请号：PCT/US2016/053861

申请日：2016-09-27

Applicant: INTEL CORPORATION

Inventor： PILLARISETTY, Ravi ,  GEORGE, Hubert C. ,  ROBERTS, Jeanette M. ,  THOMAS, Nicole K. ,  CLARKE, James S.

IPC: H01L29/66 ,  H01L29/12 ,  H01L29/80

Abstract: Disclosed herein are quantum dot devices, as well as related computing devices and methods. For example, in some embodiments, a quantum dot device may include a base and a fin extending away from the base and including a quantum well layer. The device may further include a first gate disposed on a first side of the fin and a second gate disposed on a second side of the fin, different from the first side. Providing gates on different sides of a fin advantageously allows increasing the number of quantum dots which may be independently formed and manipulated in the fin. The quantum dots formed in such a device may be constrained in the x-direction by the one or more gates, in the y-direction by the fin, and in the z-direction by the quantum well layer, as discussed in detail herein. Methods for fabricating such devices are also disclosed.

Abstract translation: 这里公开的是量子点器件以及相关的计算设备和方法。 例如，在一些实施例中，量子点器件可以包括基底和远离基底延伸并包括量子阱层的鳍。 该装置可以进一步包括设置在鳍状物的第一侧上的第一栅极和设置在鳍状物的不同于第一侧的第二侧上的第二栅极。 在鳍的不同侧上提供栅极有利地允许增加可以在鳍中独立地形成和操纵的量子点的数量。 如这里详细讨论的，在这样的器件中形成的量子点可以通过一个或多个栅极在x方向上，在鳍方向上在y方向上以及在量子阱层的z方向上被约束。 还公开了制造这种装置的方法。

公开(公告)号：WO2017213646A1

公开(公告)日：2017-12-14

申请号：PCT/US2016/036565

申请日：2016-06-09

Applicant: INTEL CORPORATION

Inventor： ROBERTS, Jeanette M. ,  PILLARISETTY, Ravi ,  MICHALAK, David J. ,  YOSCOVITS, Zachary R. ,  CLARKE, James S. ,  LE, Van H.

IPC: H01L29/778 ,  H01L29/66 ,  H01L29/12 ,  H01L29/80

Abstract: Disclosed herein are quantum dot devices, as well as related computing devices and methods. For example, in some embodiments, a quantum dot device may include: a quantum well stack including a quantum well layer, a doped layer, and a barrier layer disposed between the doped layer and the quantum well layer; and gates disposed above the quantum well stack. In some embodiments, a quantum dot device may include: a fin extending away from a base and having insulating material disposed on at least two opposing faces of the fin, wherein the fin includes a quantum well stack and the quantum well stack includes a quantum well layer, a doped layer, and a barrier layer disposed between the doped layer and the quantum well layer; and gates disposed above the quantum well stack.

Abstract translation: 这里公开的是量子点器件以及相关的计算设备和方法。 例如，在一些实施例中，量子点器件可以包括：量子阱堆叠，其包括量子阱层，掺杂层以及设置在掺杂层和量子阱层之间的阻挡层; 以及设置在量子阱堆叠之上的栅极。 在一些实施例中，量子点器件可以包括：远离基底延伸并且具有设置在鳍的至少两个相对面上的绝缘材料的鳍，其中鳍包括量子阱堆，并且量子阱堆包括量子阱 层，掺杂层以及设置在掺杂层和量子阱层之间的阻挡层; 和设置在量子阱堆叠之上的栅极。

公开(公告)号：WO2017213640A1

公开(公告)日：2017-12-14

申请号：PCT/US2016/036324

申请日：2016-06-08

Applicant: INTEL CORPORATION

Inventor： ROBERTS, Jeanette M. ,  PILLARISETTY, Ravi ,  MICHALAK, David J. ,  YOSCOVITS, Zachary R. ,  CLARKE, James S.

IPC: H01L29/778 ,  H01L29/12 ,  H01L29/66 ,  H01L29/80 ,  H01L29/78

CPC classification number: H01L29/127 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/28088 ,  H01L21/3212 ,  H01L29/0673 ,  H01L29/165 ,  H01L29/423 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66431 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/66977 ,  H01L29/7613 ,  H01L29/778 ,  H01L29/7781 ,  H01L29/7782 ,  H03K17/687

Abstract: Disclosed herein are quantum dot devices, as well as related computing devices and methods. For example, in some embodiments, a quantum dot device may include: a base; a fin extending away from the base, wherein the fin includes a quantum well layer; and one or more gates disposed on the fin. In some such embodiments, the one or more gates may include first, second, and third gates. Spacers may be disposed on the sides of the first and second gates, such that a first spacer is disposed on a side of the first gate proximate to the second gate, and a second spacer, physically separate from the first spacer, is disposed on a side of the second gate proximate to the first gate. The third gate may be disposed on the fin between the first and second gates and extend between the first and second spacers.

Abstract translation: 这里公开的是量子点器件以及相关的计算设备和方法。 例如，在一些实施例中，量子点器件可以包括：基座; 延伸离开所述基部的鳍片，其中所述鳍片包括量子阱层; 以及设置在翅片上的一个或多个闸门。 在一些这样的实施例中，一个或多个门可以包括第一，第二和第三门。 间隔物可以设置在第一和第二栅极的侧面上，使得第一间隔物设置在第一栅极的靠近第二栅极的一侧上，并且与第一间隔物物理分离的第二间隔物设置在第一 第二门的靠近第一门的一侧。 第三栅极可以设置在第一和第二栅极之间的鳍片上并且在第一和第二间隔器之间延伸。

公开(公告)号：WO2017213637A1

公开(公告)日：2017-12-14

申请号：PCT/US2016/036315

申请日：2016-06-08

Applicant: INTEL CORPORATION

Inventor： PILLARISETTY, Ravi ,  ROBERTS, Jeanette M. ,  GEORGE, Hubert C. ,  CLARKE, James S. ,  THOMAS, Nicole K.

IPC: H01L29/778 ,  H01L29/80 ,  H01L29/12 ,  H01L29/66

CPC classification number: H01L29/66431 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/127 ,  H01L29/165 ,  H01L29/423 ,  H01L29/42376 ,  H01L29/66977 ,  H01L29/7613 ,  H01L29/7781 ,  H01L29/7782 ,  H01L29/785

Abstract: Disclosed herein are quantum dot devices, as well as related computing devices and methods. For example, in some embodiments, a quantum dot device may include: a quantum well stack; a plurality of first gates disposed on the quantum well stack; a plurality of pairs of spacers, each pair of spacers disposed on opposites sides of an associated first gate, wherein each spacer in a pair has a curved surface that curves away from the associated first gate; and a plurality of second gates disposed on the quantum well stack, wherein the curved surface of each spacer is adjacent to one of the second gates such that at least a portion of each second gate is shaped complementarily to the curved surface of an adjacent spacer.

Abstract translation: 这里公开的是量子点器件以及相关的计算设备和方法。 例如，在一些实施例中，量子点器件可以包括：量子阱堆叠; 设置在量子阱堆叠上的多个第一栅极; 多对隔离物，每对隔离物设置在相关联的第一门的相对侧上，其中一对隔离物中的每个隔离物具有弯曲的表面，所述弯曲表面远离相关联的第一门; 以及设置在量子阱堆叠上的多个第二栅极，其中每个间隔物的弯曲表面与第二栅极中的一个相邻，使得每个第二栅极的至少一部分与相邻间隔物的弯曲表面互补地成形。

公开(公告)号：WO2015029435A1

公开(公告)日：2015-03-05

申请号：PCT/JP2014/004419

申请日：2014-08-28

Applicant: 独立行政法人科学技術振興機構

Inventor： 藤岡　洋 ,  小林　篤

IPC: H01L29/786 ,  H01L29/80

CPC classification number: H01L29/78681 ,  H01L29/04 ,  H01L29/2006 ,  H01L29/78603 ,  H01L29/78696

Abstract: 　窒化物半導体層をチャネルとするトランジスタを試作した。窒化物半導体層は何れも、スパッタリング法により形成した。堆積温度を６００℃未満とし、多結晶若しくは非晶質のＩｎ ｘ Ｇａ ｙ Ａｌ ｚ Ｎ層とした。一般式Ｉｎ ｘ Ｇａ ｙ Ａｌ ｚ Ｎ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０ ２ 以上を示したトランジスタ１ａが得られている。つまり、多結晶若しくは非晶質の膜であっても、単結晶と同等の電気的特性を示す。そのため、製造条件の制約が大幅に解消され、安価で優れた電気特性を有するＩｎＧａＡｌＮ系窒化物半導体層をチャネルとして備えた半導体素子が提供される。

Abstract translation: 对具有氮化物半导体层作为沟道的晶体管进行了试制。 通过溅射形成氮化物半导体层。 沉积温度低于600℃，得到多晶或非晶InxGayAlzN层。 当由通式InxGayAlzN（其中x + y + z = 1.0）表示的组成在0.3≤x≤1.0且0≤z<0.4的范围内时，表现出102以上的开/关比的晶体管（1a） 获得。 换句话说，即使膜是多晶或非晶体，也表现出与单晶膜相当的电性能。 因此，提供了一种半导体元件，其中廉价且具有优异电气特性的InGaAlN基氮化物半导体层被提供作为沟道，并且其中制造条件的限制被明显地解决。

公开(公告)号：WO2012176449A1

公开(公告)日：2012-12-27

申请号：PCT/JP2012/004011

申请日：2012-06-20

Applicant: パナソニック株式会社 ,  上野 弘明 ,  牧岡 敏史 ,  柳原 学

Inventor： 上野　弘明 ,  牧岡　敏史 ,  柳原　学

IPC: G06F17/50 ,  H01L29/00 ,  H01L29/80 ,  H03K17/687

CPC classification number: G06F17/5009 ,  G06F17/5036 ,  G06F17/5063 ,  H01L21/8252 ,  H01L27/0605 ,  H01L27/0629 ,  H01L27/088 ,  H01L27/098 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/7787 ,  H03K2017/6878 ,  H03K2217/0009

Abstract: 　ダブルゲート構造の単独素子により構成される双方向スイッチの電気的特性のシミュレーション方法を提供する。　ＪＦＥＴ（３５１）のドレイン電極（４７１）と、ＪＦＥＴ（３５２）のドレイン電極（４７２）とが抵抗（３６）を介して接続された、対称構造の等価回路（１０００）を使用してシミュレーションを行う。

Abstract translation: 提供一种用于模拟包括具有双栅极结构的单个元件的双向开关的电气特性的方法。 使用具有对称结构的等效电路（1000）进行仿真，其中JFET（351）的漏极（471）和JFET（352）的漏电极（472）通过电阻（36）连接 ）。

公开(公告)号：WO2012172825A1

公开(公告)日：2012-12-20

申请号：PCT/JP2012/051622

申请日：2012-01-26

Applicant: 住友電気工業株式会社 ,  林 秀樹

Inventor： 林　秀樹

IPC: H02M7/48 ,  H01L21/338 ,  H01L29/12 ,  H01L29/47 ,  H01L29/778 ,  H01L29/78 ,  H01L29/80 ,  H01L29/812 ,  H01L29/872

CPC classification number: H01L29/7802 ,  H01L25/18 ,  H01L29/0692 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/7788 ,  H01L29/7789 ,  H01L29/872 ,  H01L2924/0002 ,  H02M7/48 ,  H02M2001/0048 ,  H02M2001/0051 ,  Y02B70/1483 ,  Y02B70/1491 ,  H01L2924/00

Abstract: 　ユニット（１０）は、半導体スイッチ素子（１，２）と、ダイオード（３，４）とを備える。ダイオード（３）は、半導体スイッチ素子（２）がオン状態である時に逆バイアスされ、半導体スイッチ素子（２）がオフ状態である時に導通する。ダイオード（４）は、半導体スイッチ素子（１）がオン状態である時に逆バイアスされ、半導体スイッチ素子（１）がオフ状態である時に導通する。ダイオード（３，４）は、窒化ガリウム（ＧａＮ）ダイオードまたはダイヤモンドダイオードである。ユニット（１０）を備えるパワーモジュールは、コンバータ、インバータ等の電力変換回路に適用される。これにより電力変換回路の性能が高められる。

Abstract translation: 单元（10）设置有半导体开关元件（1,2）和二极管（3,4）。 当半导体开关元件（2）处于导通状态时，二极管（3）被反向偏置，并且当半导体开关元件（2）处于截止状态时，二极管（3）被传送到二极管。 当半导体开关元件（1）处于导通状态时，二极管（4）被反向偏置，并且当半导体开关元件（1）处于截止状态时，二极管（4）被传送到二极管。 二极管（3,4）是氮化镓（GaN）二极管或金刚石二极管。 设置有单元（10）的电源模块被应用于诸如转换器和逆变器的功率转换电路。 因此，功率转换电路的性能得到改善。

公开(公告)号：WO2012136206A3

公开(公告)日：2012-12-13

申请号：PCT/DE2012200019

申请日：2012-03-29

Applicant: UNIV BERLIN TECH ,  MARENT ANDREAS ,  BIMBERG DIETER

Inventor： MARENT ANDREAS ,  BIMBERG DIETER

IPC: H01L29/80 ,  B82Y10/00 ,  G11C16/04 ,  H01L29/788

CPC classification number: G11C16/0466 ,  B82Y10/00 ,  G11C16/0408 ,  G11C16/14 ,  G11C16/26 ,  H01L29/788 ,  H01L29/803

Abstract: The invention relates to a memory cell (10) comprising at least one binary memory area for storing an item of bit information and to a method for storing an item of bit information. According to the invention, it is provided that the memory area (SB), e.g. a quantum dot layer of In(Ga)As quantum dots, can optionally store holes or electrons and allows a recombination of holes and electrons, the charge carrier type of the charge carriers stored in the memory area defines the bit information of the memory area and a charge carrier injection device (PN) is present, by means of which optionally holes or electrons can be injected into the memory area (SB) and the bit information can thus be changed. The holes and electrons come from a hole reservoir (LR) or electron reservoir (ER) which consist e.g. of p-doped or n-doped GaAs. The readout layer (AS) is a two-dimensional hole or electron gas layer.

Abstract translation: 本发明涉及一种具有用于存储位信息的至少一个二进制存储区域的存储单元（10），以及用于存储Bitinfomation的方法。 根据本发明，它提供的是，存储器区域（SB），例如。 例如，在量子点层（Ga）的量子点，wahl¬例如可以存储空穴或电子和空穴和电子的重组允许存储在载流子的存储区域中的数据的电荷载流子确定的存储器区域的所述位信息，并提供一个电荷载流子注入装置（PN） 是，与可选的空穴或电子到存储器区域（SB）可以被注入，从而将位可被改变。 空穴和电子从空穴（LR）或电子储存器（ER），其例如源于 由p型或n型掺杂的GaAs构成。 读出层（AS）是一二维空穴或电子气层。