公开(公告)号：WO2019008603A1

公开(公告)日：2019-01-10

申请号：PCT/IN2018/050438

申请日：2018-07-06

Applicant: INDIAN INSTITUTE OF SCIENCE

Inventor： SOMAN, Rohith ,  SONI, Ankit ,  SHRIVASTAVA, Mayank ,  RAGHAVAN, Srinivasan ,  BHAT, Navakant

IPC: H01L29/772 ,  H01L29/15

CPC classification number: H01L29/7786 ,  H01L29/063 ,  H01L29/1066 ,  H01L29/1087 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/4236

Abstract: The present subject matter provides a High Electron Mobility Transistor (HEMT) comprising a reduced surface field (RESURF) junction. The HEMT comprises a source electrode at a first end and a drain electrode at a second end. A gate electrode is provided between the source electrode and the drain electrode. A reduced surface field (RESURF) junction extends from the first end to the second end. The gate electrode is provided above the RESURF junction. A buried channel layer is formed in the RESURF junction on application of a positive voltage at the gate electrode. The RESURF junction comprises an n-type Gallium nitride (GaN) layer and a p-type GaN layer. The n-type GaN layer is provided between the p-type GaN layer and the gate electrode.

公开(公告)号：WO2017167469A1

公开(公告)日：2017-10-05

申请号：PCT/EP2017/051895

申请日：2017-01-30

Applicant: ROBERT BOSCH GMBH

Inventor： JACKE, Thomas ,  FEILER, Wolfgang

IPC: H01L29/78 ,  H01L29/772 ,  H01L29/808 ,  H01L29/06 ,  H01L29/16

CPC classification number: H01L29/0623 ,  H01L29/0688 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/36 ,  H01L29/7722 ,  H01L29/7803 ,  H01L29/7805 ,  H01L29/7813 ,  H01L29/8083

Abstract: Es wird ein vertikaler SiC-MOSFET (20) mit einem Sourceanschluss (2), einem Drainanschluss (4) und einem Gatebereich (36) sowie mit einer zwischen dem Sourceanschluss (2) und dem Drainanschluss (4) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22), wobei in die Epitaxieschicht (22) eine sich horizontal erstreckende Zwischenschicht (24) eingebettet ist, die Bereiche (40) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, bereitgestellt. Der vertikale SiC-MOSFET (20) zeichnet sich dadurch aus, dass zumindest die Bereiche mit Dotierung zweiter Art (40) elektrisch leitend mit dem Sourceanschluss (2) verbunden sind. Der Gatebereich (36) kann in einem Gatetrench (39) angeordnet sein.

Abstract translation:

有具有源极端子的垂直的SiC-MOSFET（20）（2），漏极端子（4）和栅极区域（36）和源极端子之间（2）和漏极端子（4 ）被布置，其具有从所述第二类型的第一掺杂类型的掺杂不同的方向上具有外延层（22），（在外延层22的第一类型的掺杂）有一个水平延伸的中间层（24）被嵌入，具有区域（40）， 提供。 垂直的SiC-MOSFET（20）的特征在于，至少与所述第二类型掺杂剂（40）的区域导电连接到所述源极端子（2）。 栅极区域（36）可以布置在栅极沟槽（39）中，

公开(公告)号：WO2017011425A1

公开(公告)日：2017-01-19

申请号：PCT/US2016/041828

申请日：2016-07-12

Applicant: UNITED SILICON CARBIDE, INC.

Inventor： LI, Zhongda ,  BHALLA, Anup

IPC: H01L21/337 ,  H01L29/808 ,  H01L29/06 ,  H01L29/16 ,  H01L29/10

CPC classification number: H01L29/8083 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/045 ,  H01L21/046 ,  H01L21/0465 ,  H01L21/047 ,  H01L21/0475 ,  H01L21/0485 ,  H01L21/76897 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/66909

Abstract: A vertical JFET made by a process using a limited number of masks. A first mask is used to form mesas and trenches in active cell and termination regions simultaneously. A maskless self-aligned process is used to form silicide source and gate contacts. A second mask is used to open windows to the contacts. A third mask is used to pattern overlay metallization. An optional fourth mask is used to pattern passivation. The channel is doped via angled implantation, and the width of the trenches and mesas in the active cell region may optionally be varied from those in the termination region.

Abstract translation: 使用有限数量的掩模的工艺制成的垂直JFET。 第一掩模用于同时在活性细胞和终止区域中形成台面和沟槽。 无掩模自对准工艺用于形成硅化物源极和栅极接触。 第二个掩码用于打开窗口到联系人。 第三个掩模用于图案覆盖金属化。 使用可选的第四个掩模来图案化钝化。 通过角度注入来掺杂沟道，并且活性单元区域中的沟槽和台面的宽度可以可选地与端接区域中的那些不同。

公开(公告)号：WO2016125354A1

公开(公告)日：2016-08-11

申请号：PCT/JP2015/081102

申请日：2015-11-05

Applicant: 株式会社パウデック

Inventor： 松本　壮太 ,  越後谷　祥子 ,  八木　修一 ,  中村　文彦 ,  河合　弘治

IPC: H01L21/338 ,  H01L21/337 ,  H01L27/098 ,  H01L29/06 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812 ,  H01L29/872

CPC classification number: H01L29/0684 ,  H01L23/49844 ,  H01L27/0814 ,  H01L27/098 ,  H01L29/0634 ,  H01L29/0657 ,  H01L29/1058 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/207 ,  H01L29/402 ,  H01L29/41758 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/812 ,  H01L29/872

Abstract: 　分極超接合領域の最表面にｐ型ＧａＮ層を設けないでも十分な濃度の２次元正孔ガスが存在し得る半導体素子を提供する。半導体素子は、順次積層された、厚みａ［ｎｍ］（ａは１０ｎｍ以上１０００ｎｍ以下）のアンドープＧａＮ層１１、Ａｌ x Ｇａ 1-x Ｎ層１２およびアンドープＧａＮ層１３からなる分極超接合領域を有する。Ａｌ x Ｇａ 1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式を満足する。【数１】t≥α(a)x β(a) 但し、αは Log（α）＝ｐ 0 ＋ｐ 1 log （ａ）＋ｐ 2 ｛log （ａ）｝ 2 （ｐ 0 ＝7.3295、ｐ 1 ＝－3.5599、ｐ 2 ＝0.6912）で表され、かつ、βはβ＝ｐ' 0 ＋ｐ' 1 log（ａ）＋ｐ' 2 ｛log （ａ）｝ 2 （ｐ' 0 ＝－3.6509、ｐ' 1 ＝1.9445、ｐ' 2 ＝－0.3793）で表される。

Abstract translation: 其目的是提供一种半导体元件，其中即使在极化超结区的最外表面上没有提供p型GaN层，也可以存在足够浓度的二维空穴气体。 半导体元件具有包括厚度a [nm]（a为10-1000nm）的未掺杂GaN层11，Al x Ga 1-x N层12和未掺杂的GaN层13的极化超导区域，这些层依次层叠 。 Al x Ga 1-x N层12的Al组分x和厚度t [nm]满足以下关系。 [数学1]t≥α（a）xβ（a）其中α由Log（α）= p0 + p1log（a）+ p2 {log（a））2表示（p0 = 7.3295，p1 = -3.5599， p2 = 0.6912），β由p = p'0 + p'1log（a）+ p'2（log（a））2（p'0 = -3.6509，p'1 = 1.9445，p'2 = -0.3793）。

公开(公告)号：WO2016073505A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/058866

申请日：2015-11-03

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： DELLAS, Nicholas, Stephen

IPC: H01L29/739 ,  H01L21/336

CPC classification number: H01L29/7786 ,  H01L21/28264 ,  H01L23/291 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/401 ,  H01L29/513 ,  H01L29/7781

Abstract: In described examples, a method (100) of fabricating a gate stack for a power transistor device includes thermally oxidizing (101) a surface of a Group IIIA-N layer on a substrate to form a first dielectric layer of an oxide material that is > 5A thick. A second dielectric layer being silicon nitride or silicon oxynitride is deposited (102) on the first dielectric layer. A metal gate electrode is formed (104) on the second dielectric layer.

Abstract translation: 在上述实施例中，制造用于功率晶体管器件的栅叠层的方法（100）包括：在基片上热氧化（101）第IIIA-N层的表面，以形成氧化物材料的第一介电层， 5A厚 在第一电介质层上沉积第二介电层（氮化硅或氮氧化硅）（102）。 在第二电介质层上形成金属栅电极（104）。

公开(公告)号：WO2016014439A2

公开(公告)日：2016-01-28

申请号：PCT/US2015041199

申请日：2015-07-20

Applicant: TRANSPHORM INC

Inventor： WU MO ,  LAL RAKESH K ,  BEN-YAACOV ILAN ,  MISHRA UMESH ,  NEUFELD CARL JOSEPH

CPC classification number: H01L29/7787 ,  H01L21/02241 ,  H01L21/02255 ,  H01L21/28264 ,  H01L21/30617 ,  H01L21/30621 ,  H01L21/3081 ,  H01L21/31144 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/4232 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7786

Abstract: A method of fabricating a III-N device includes forming a III-N channel layer on a substrate, a III-N barrier layer on the channel layer, an insulator layer on the barrier layer, and a trench in a first portion of the device. Forming the trench comprises removing the insulator layer and a part of the barrier layer in the first portion of the device, such that a remaining portion of the barrier layer in the first portion of the device has a thickness away from a top surface of the channel layer, the thickness being within a predetermined thickness range, annealing the III-N device in a gas ambient including oxygen at an elevated temperature to oxidize the remaining portion of the barrier layer in the first portion of the device, and removing the oxidized remaining portion of the barrier layer in the first portion of the device.

Abstract translation: 制造III-N器件的方法包括在衬底上形成III-N沟道层，在沟道层上形成III-N势垒层，在势垒层上形成绝缘层，在器件的第一部分形成沟槽 。 形成沟槽包括去除器件的第一部分中的绝缘层和阻挡层的一部分，使得器件的第一部分中的阻挡层的剩余部分具有远离沟道的顶表面的厚度 层，所述厚度在预定厚度范围内;在升高的温度下，在包括氧气的气体环境中对所述III-N器件进行退火，以氧化所述器件的所述第一部分中的所述阻挡层的剩余部分;以及去除所述氧化剩余部分 在器件的第一部分中的阻挡层。

公开(公告)号：WO2015145913A1

公开(公告)日：2015-10-01

申请号：PCT/JP2014/084600

申请日：2014-12-26

Applicant: 日本碍子株式会社 ,  国立大学法人山梨大学

Inventor： 清水尚博 ,  矢野浩司

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/1066 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/7722 ,  H01L29/8083

Abstract: 　本発明は半導体装置に関する。半導体装置は、ｎ型の半導体領域（１２）と、ｎ型のソース領域（１４）と、ｎ型のドレイン領域（１６）と、ｐ型の複数の埋め込みゲート領域（１８）とを有する。さらに、この半導体装置は、超接合構造（３８）を有する。超接合構造（３８）は、各埋め込みゲート領域（１８）からそれぞれドレイン領域（１６）に向けて延在するｐ型の複数の第１領域（３６ｐ）と、第１領域（３６ｐ）間に存するｎ型の第２領域（３６ｎ）とで構成されている。さらに、埋め込みゲート領域（１８）は、第１領域（３６ｐ）の上部に接続された構成を有する。

Abstract translation: 本发明涉及一种半导体器件。 该半导体器件具有n型半导体区域（12），n型源极区域（14），n型漏极区域（16）和多个p型嵌入栅极区域（18）。 此外，半导体器件具有超结结构（38）。 超结结构（38）由多个p型第一区域（36p）构成，每个p型第一区域（36p）从每个嵌入栅极区域（18）延伸到漏极区域（16）; 和存在于第一区域（36p）中的n型第二区域（36n）。 此外，嵌入式栅极区域（18）中的每一个具有其中每个嵌入栅极区域连接到每个第一区域（36p）的上部的配置。

公开(公告)号：WO2015145641A1

公开(公告)日：2015-10-01

申请号：PCT/JP2014/058677

申请日：2014-03-26

Applicant: 日本碍子株式会社 ,  国立大学法人山梨大学

Inventor： 清水尚博 ,  矢野浩司

IPC: H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/1066 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/7722 ,  H01L29/8083

Abstract: 　本発明は半導体装置に関する。半導体装置は、ｎ型の半導体領域（１２）と、ｎ型のソース領域（１４）と、ｎ型のドレイン領域（１６）と、ｐ型の複数の埋め込みゲート領域（１８）とを有する。さらに、この半導体装置は、超接合構造（３８）を有する。超接合構造（３８）は、各埋め込みゲート領域（１８）からそれぞれドレイン領域（１６）に向けて延在するｐ型の複数の第１領域（３６ｐ）と、第１領域（３６ｐ）間に存するｎ型の第２領域（３６ｎ）とで構成されている。

Abstract translation: 本发明涉及一种半导体器件。 半导体器件具有n型半导体区域（12），n型源极区域（14），n型漏极区域（16）和多个p型嵌入栅极区域（18）。 半导体器件还具有超结结构（38）。 这种超结结构（38）由从嵌入式栅极区域（18）中的每一个向漏极区域（16）延伸的多个p型第一区域（36p）构成，并且n型第二区域（36n） ）存在于第一区域（36p）之间。

公开(公告)号：WO2015125492A1

公开(公告)日：2015-08-27

申请号：PCT/JP2015/000842

申请日：2015-02-23

Applicant: パナソニック株式会社

Inventor： 宇治田　信二 ,  稲田　裕 ,  森田　竜夫

IPC: H03K17/687 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/337 ,  H01L21/338 ,  H01L21/768 ,  H01L21/822 ,  H01L23/522 ,  H01L27/04 ,  H01L27/095 ,  H01L27/098 ,  H01L29/41 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812 ,  H02M1/08

CPC classification number: H03K17/6871 ,  H01L23/4824 ,  H01L23/5226 ,  H01L24/05 ,  H01L24/06 ,  H01L24/45 ,  H01L27/0605 ,  H01L27/0883 ,  H01L27/095 ,  H01L27/098 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/41758 ,  H01L29/7786 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/06051 ,  H01L2224/06177 ,  H01L2224/131 ,  H01L2224/81801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H02M3/158 ,  H02M3/1588 ,  H03K17/04123 ,  H03K17/162 ,  H03K17/6877 ,  H03K2017/6875 ,  H03K2217/0063 ,  H03K2217/0072 ,  Y02B70/1466 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099 ,  H01L2924/014

Abstract: 　高速化及び低コスト化を実現する半導体装置を提供する。　半導体装置は、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むハイサイドゲートドライバと、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むローサイドゲートドライバと、電界効果トランジスタであるハイサイドパワーＦＥＴ及びローサイドパワーＦＥＴとを有し、ハイサイドゲートドライバとローサイドゲートドライバとハイサイドパワーＦＥＴとローサイドパワーＦＥＴとは同一チップ内に集積化されている。

Abstract translation: 提供了实现速度增加和成本降低的半导体器件。 该半导体器件具有：包括凹陷型FET和增强型FET的高侧栅极驱动器; 包括凹陷型FET和增强型FET的低侧栅极驱动器; 以及高边功率FET，即场效应晶体管和低边功率FET。 高侧栅极驱动器，低边栅极驱动器，高端功率FET和低端功率FET集成在同一芯片中。

公开(公告)号：WO2015122135A1

公开(公告)日：2015-08-20

申请号：PCT/JP2015/000386

申请日：2015-01-29

Applicant: パナソニックIPマネジメント株式会社

Inventor： 柴田　大輔 ,  田中　健一郎 ,  石田　昌宏 ,  好田　慎一

IPC: H01L21/337 ,  H01L21/336 ,  H01L21/338 ,  H01L27/098 ,  H01L29/12 ,  H01L29/778 ,  H01L29/78 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/7788 ,  H01L29/045 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41741 ,  H01L29/42316 ,  H01L29/7789 ,  H01L29/861 ,  H01L29/872

Abstract: 　本開示に係る窒化物半導体デバイスは、基板（１）と、基板（１）上に形成された、Ｃ面を主面とする第１の窒化物半導体層（２）と、第１の窒化物半導体層（２）上に形成された、ｐ型の導電性を有する第２の窒化物半導体層（３）と、第２の窒化物半導体層（３）に形成され、第１の窒化物半導体層（２）にまで達する第１の開口部（８）とを備えている。さらに、第２の窒化物半導体層（３）の第１の開口部（８）を覆うように形成された、第３の窒化物半導体層（６）と、第１の開口部（８）の領域を含むように第３の窒化物半導体層（６）上に形成された第１の電極（１０）と、基板（１）の裏面に形成された第２の電極（１２）とを備えている。そして、第１の開口部（８）の側壁においてＣ面と平行な方向の第３の窒化物半導体層（６）の層厚Ｇｘが、第１の開口部（８）の外側の平坦部におけるＣ面と垂直な方向の第３の窒化物半導体層（６）の層厚Ｇｙよりも厚い。

Abstract translation: 公开了一种氮化物半导体器件，其设置有：衬底（1）; 第一氮化物半导体层（2），其形成在所述基板（1）上，并且具有C面作为主表面; 第二氮化物半导体层（3），其形成在第一氮化物半导体层（2）上，并具有p型导电性; 以及形成在所述第二氮化物半导体层（3）中并且到达所述第一氮化物半导体层（2）的第一开口（8）。 氮化物半导体器件还设置有：第三氮化物半导体层（6），其形成为覆盖第二氮化物半导体层（3）中的第一开口（8）; 形成在第三氮化物半导体层（6）上以包括第一开口（8）的区域的第一电极（10）; 以及形成在所述基板（1）的后表面上的第二电极（12）。 在第一开口（8）的侧壁上的第三氮化物半导体层（6）的层厚度（Gx）在与C平面平行的方向上的厚度大于层厚度（Gy） 在所述第一开口（8）的外侧的平坦部分上的所述第三氮化物半导体层（6）的所述层厚度在与所述C面垂直的方向上。