公开(公告)号：WO2017122105A1

公开(公告)日：2017-07-20

申请号：PCT/IB2017/050050

申请日：2017-01-06

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

Inventor： BAO, Ruqiang ,  KRISHNAN, Siddarth ,  KWON, Unoh ,  NARAYANAN, Vijay

IPC: H01L21/3205 ,  H01L21/4763 ,  H01L21/8238 ,  H01L21/28 ,  H01L29/66 ,  H01L29/49 ,  H01L27/092

CPC classification number: H01L27/0924 ,  H01L21/28088 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/41791 ,  H01L29/42356 ,  H01L29/495 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

Abstract: A method for fabricating a gate stack of a semiconductor device comprises forming a first dielectric layer over a channel region of the device, forming a first nitride layer over the first dielectric layer, depositing a scavenging layer on the first nitride layer, forming a capping layer over the scavenging layer, removing portions of the capping layer and the scavenging layer to expose a portion of the first nitride layer in a n-type field effect transistor (nFET) region of the gate stack, forming a first gate metal layer over the first nitride layer and the capping layer, depositing a second nitride layer on the first gate metal layer, and depositing a gate electrode material on the second nitride layer.

Abstract translation: 一种用于制造半导体器件的栅极叠层的方法包括：在器件的沟道区上形成第一介电层;在第一介电层上形成第一氮化物层;在第一介电层上沉积清除层 第一氮化物层;在所述清除层之上形成覆盖层;去除所述覆盖层和所述清除层的部分，以暴露所述栅极堆叠的n型场效应晶体管（nFET）区域中的所述第一氮化物层的一部分;形成 在第一氮化物层和覆盖层之上的第一栅极金属层，在第一栅极金属层上沉积第二氮化物层，以及在第二氮化物层上沉积栅电极材料。

公开(公告)号：WO2017122066A1

公开(公告)日：2017-07-20

申请号：PCT/IB2016/057033

申请日：2016-11-22

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

Inventor： BAO, Ruqiang ,  KRISHNAN, Siddarth ,  KWON, Unoh ,  NARAYANAN, Vijay

IPC: H01L29/00 ,  H01L21/28

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/823821 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545

Abstract: A method for fabricating a gate stack of a semiconductor device comprises forming a first dielectric layer over a channel region of the device, forming a first nitride layer over the first dielectric layer, forming a first gate metal layer over the first nitride layer, forming a capping layer over the first gate metal layer, removing portions of the capping layer and the first gate metal layer to expose a portion of the first nitride layer in a p-type field effect transistor (pFET) region of the gate stack, depositing a scavenging layer on the first nitride layer and the capping layer, depositing a second nitride layer on the scavenging layer, and depositing a gate electrode material on the second nitride layer.

Abstract translation: 一种用于制造半导体器件的栅极叠层的方法包括：在器件的沟道区上方形成第一介电层;在第一介电层上形成第一氮化物层;形成第一栅极金属层 在第一氮化物层上方，在第一栅极金属层上方形成覆盖层，去除部分覆盖层和第一栅极金属层以暴露p型场效应晶体管（pFET）区域中的第一氮化物层的一部分 在第一氮化物层和覆盖层上沉积清除层，在清除层上沉积第二氮化物层，并且在第二氮化物层上沉积栅电极材料。

公开(公告)号：WO2016118376A3

公开(公告)日：2016-09-29

申请号：PCT/US2016013180

申请日：2016-01-13

Applicant: QUALCOMM INC

Inventor： YUAN JUN ,  LI XIA ,  YANG BIN

IPC: H01L29/51 ,  H01L21/28 ,  H01L29/161 ,  H01L29/49 ,  H01L29/66 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7827 ,  H01L21/28079 ,  H01L21/28088 ,  H01L29/161 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66356 ,  H01L29/66666 ,  H01L29/66977 ,  H01L29/7391

Abstract: In a particular embodiment, an apparatus includes an electron tunnel structure. The electron tunnel structure includes a tunneling layer, a channel layer, a source layer, and a drain layer. The tunneling layer and the channel layer are positioned between the source layer and the drain layer. The transistor device further includes a high-k dielectric layer adjacent to the electron tunnel structure.

Abstract translation: 在特定实施例中，一种装置包括电子隧道结构。 电子隧道结构包括隧道层，沟道层，源极层和漏极层。 隧道层和沟道层位于源极层和漏极层之间。 晶体管器件还包括与电子隧道结构相邻的高k电介质层。

公开(公告)号：WO2015168961A1

公开(公告)日：2015-11-12

申请号：PCT/CN2014/077626

申请日：2014-05-16

Applicant: 深圳市华星光电技术有限公司

Inventor： 戴天明

IPC: H01L21/8238 ,  H01L21/34

CPC classification number: H01L27/1288 ,  H01L21/02532 ,  H01L21/02675 ,  H01L21/28088 ,  H01L21/28158 ,  H01L21/34 ,  H01L27/1296 ,  H01L29/167 ,  H01L29/401 ,  H01L29/4908 ,  H01L29/4966 ,  H01L29/66492 ,  H01L29/66757 ,  H01L29/78621 ,  H01L29/78675 ,  H01L2227/323

Abstract: 一种薄膜晶体管阵列基板及其制造方法。制造方法包括在基板（20）上形成多晶硅层（22）与栅极绝缘层（23），栅极绝缘层（23）上形成金属氧化物层（26），金属氧化物层（26）上形成栅极金属层，刻蚀栅极金属层定义栅极（24），以栅极（24）作为第二光罩刻蚀掉第二光罩范围以外的金属氧化物层（26），以栅极（24）与剩余的金属氧化物层（26）作为第三光罩进行离子植入以分别形成轻掺杂漏极区（30）于所述多晶硅层（22）两侧，于栅极（24）与栅极绝缘层（23）上形成绝缘层（25），于绝缘层（25）上形成金属层(28)，并定义源极（281）及漏极（282）分别与源极掺杂区（222）和漏极掺杂区（221）相连，使得离子植入的剂量保持均匀性，进一步维持显示器亮度一致。

公开(公告)号：WO2015103412A1

公开(公告)日：2015-07-09

申请号：PCT/US2014/073032

申请日：2014-12-31

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： NIIMI, Hiroaki ,  KIRKPATRICK, Brian, K.

IPC: H01L21/8238 ,  B82Y40/00

CPC classification number: H01L21/82385 ,  H01L21/28008 ,  H01L21/28088 ,  H01L21/32131 ,  H01L21/32133 ,  H01L21/32134 ,  H01L21/324 ,  H01L21/477 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545

Abstract: In described examples, an integrated circuit is formed with a thick TiN metal gate (146) with a work function greater than 4.85 eV and with a thin TiN metal gate (156) with a work function less than 4.25 eV. An integrated circuit is formed with a replacement gate PMOS TiN metal gate transistor (170) with a workfunction greater than 4.85 eV and with a replacement gate NMOS TiN metal gate transistor (172) with a workfunction less than 4.25 eV. An integrated circuit is formed with a gate first PMOS TiN metal gate transistor with a workfunction greater than 4.85 eV and with a gate first NMOS TiN metal gate transistor with a workfunction less than 4.25 eV.

Abstract translation: 在所述实施例中，集成电路形成为具有大于4.85eV的功函数的厚TiN金属栅极（146）和功函数小于4.25eV的薄TiN金属栅极（156）。 用功函数大于4.85eV的替代栅极PMOS TiN金属栅极晶体管（170）形成集成电路，并且具有功函数小于4.25eV的替换栅极NMOS TiN金属栅极晶体管（172）。 集成电路形成有具有大于4.85eV的功函数的栅极第一PMOS TiN金属栅极晶体管，以及功函数小于4.25eV的栅极第一NMOS TiN金属栅极晶体管。

公开(公告)号：WO2015063840A1

公开(公告)日：2015-05-07

申请号：PCT/JP2013/079159

申请日：2013-10-28

Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  中村 広記 ,  原田 望 ,  リ, イ-ソ ,  ツェン, ツィシャン ,  チャン,ウィン ウェイ ,  ウィン,ケイ ティ ,  ワン, キンペン

Inventor： 舛岡　富士雄 ,  中村　広記 ,  原田　望 ,  リ，　イ－ソ ,  ツェン，　ツィシャン ,  チャン，ウィン　ウェイ ,  ウィン，ケイ　ティ ,  ワン，　キンペン

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28088 ,  H01L29/4966

Abstract: 　有機ガスを用いた原子層堆積を用いて、シリコンのミッドギャップである４．６ｅＶ近傍の実効仕事関数を有する半導体装置を提供することを課題とする。半導体装置は、シリコン基板（１０１）上に形成されたゲート酸化膜（１０２）と、ゲート酸化膜（１０２）上に形成されたゲート電極と、を備える。ゲート電極は、炭素を含有する窒化チタン膜（１０３）を含む。シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）を含むゲート電極を有する半導体装置は、シリコン基板（１０１）、ゲート酸化膜（１０２）、及び炭素を含有する窒化チタン膜（１０３）が、水素を含む雰囲気中にて３５０℃以上で熱処理されたことにより、上記課題を解決する。

Abstract translation: 本发明解决了使用有机气体使用原子层沉积来提供半导体器件的问题，所述半导体器件具有接近4.6eV的有效功函数，硅的中间隙。 该半导体器件设置有形成在硅衬底（101）的顶部上的栅极氧化膜（102）和形成在所述栅极氧化膜（102）的顶部上的栅电极。 栅电极含有含碳氮化钛膜（103）。 具有硅衬底（101），栅极氧化膜（102）和含有碳的氮化钛膜（103）的栅电极的半导体器件解决了上述问题，这是因为硅衬底 101），栅极氧化膜（102）和含碳氮化钛膜（103）在含氢气氛中在至少350℃的温度下进行热处理。

公开(公告)号：WO2014123084A1

公开(公告)日：2014-08-14

申请号：PCT/JP2014/052437

申请日：2014-02-03

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  信藤 秀和

Inventor： 信藤　秀和

IPC: H01L21/8242 ,  H01L27/108 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L27/10823 ,  H01L21/28088 ,  H01L27/10814 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10891 ,  H01L29/4236 ,  H01L29/4966 ,  H01L29/66621

Abstract: バリアメタルを薄膜化し，且つ金属電極との密着性を確保し，且つ薄膜での膜厚制御・管理を可能とする，半導体装置を提供する。半導体装置は，半導体基板（1）上の活性領域（13）と，活性領域内にあって下部と上部を有するトレンチ（14）と，トレンチの内壁面を覆うゲート絶縁膜（5）と，ゲート絶縁膜を介してトレンチ下部を覆う第１のバリアメタル（6a）と，第１のバリアメタルを覆う第２のバリアメタル（6b）と，第２のバリアメタルを覆い，トレンチ下部を埋設する金属電極（9）と，トレンチの上部を埋設するキャップ絶縁膜（27）と，を備える。第２のバリアメタルの膜厚は第１のバリアメタルの膜厚より薄い。

Abstract translation: 提供了允许阻挡金属的厚度减小，与要确保的金属电极的粘合性以及使用薄膜进行控制/管理的膜厚度的半导体器件。 半导体器件在半导体衬底（1）上设置有源区（13），在有源区内具有下部和上部的沟槽（14），覆盖内壁的栅极绝缘膜（5） 沟槽的表面，覆盖由栅极绝缘膜插入的沟槽的下部的第一阻挡金属（6a），覆盖第一阻挡金属的第二阻挡金属（6b）和覆盖第一阻挡金属的金属电极（9） 第二阻挡金属并填充沟槽的下部。 第二阻挡金属比第一阻挡金属薄。

公开(公告)号：WO2014112572A1

公开(公告)日：2014-07-24

申请号：PCT/JP2014/050751

申请日：2014-01-17

Applicant: 株式会社日立国際電気

Inventor： 小川　有人 ,  原田　和宏 ,  加我　友紀直 ,  板谷　秀治 ,  芦原　洋司

IPC: H01L21/285 ,  C23C16/36 ,  H01L21/28 ,  H01L21/31 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28088 ,  C23C16/36 ,  C23C16/45531 ,  H01L21/28185 ,  H01L21/28194 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

Abstract: 要約 課題 仕事関数値を調整することができる。 解決手段 処理室内の基板に対して金属元素を含む金属含有ガスと炭素含有ガスを供給することで、基板上に前記金属元素および炭素を含む第１の層を形成する工程と、第１の層が形成された基板に対して窒素含有ガスを供給することで、第１の層を窒化して金属元素、炭素および窒素を含む第２の層を形成する工程と、を有し、第１の層を形成する工程と第２の層を形成する工程とを交互に所定回数ずつ実施することで、基板上に所定膜厚の金属元素、炭素および窒素を含む膜を形成し、第２の層を形成する工程の実施回数に対する第１の層を形成する工程の実施回数を制御することにより、金属元素、炭素および窒素を含む膜の仕事関数が所望の値となるよう調整する。

Abstract translation: 问题：提供可以调整功函数值的半导体装置的制造方法和基板处理装置。 解决方案：该方法包括以下步骤：通过向其中提供含有金属元素和含碳气体的含金属气体，在处理室中的基板上形成第一层，第一层含有金属元素和碳; 并且通过向其上形成有第一层的衬底供给含氮气体，从而氮化第一层，含有金属元素，碳和氮的第二层，形成第二层。 交替地进行形成第一层的步骤和形成第二层的步骤，使得步骤每次进行预定的时间，由此形成具有预定膜厚并且包含金属元素，碳和氮的膜形​​成在 底物。 相对于进行形成第二层的步骤的次数来控制形成第一层的步骤的次数，由此含有金属元素，碳和氮的膜的功函数 被调整为具有期望值。

公开(公告)号：WO2014082338A1

公开(公告)日：2014-06-05

申请号：PCT/CN2012/086132

申请日：2012-12-07

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  许高博 ,  周华杰 ,  朱慧珑 ,  陈大鹏

IPC: H01L29/78 ,  H01L29/49 ,  H01L21/336

CPC classification number: H01L21/823857 ,  H01L21/0206 ,  H01L21/02301 ,  H01L21/02304 ,  H01L21/265 ,  H01L21/268 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28568 ,  H01L21/32139 ,  H01L21/324 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/1066 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66477 ,  H01L29/665 ,  H01L29/66575

Abstract: 一种半导体器件的制造方法，该半导体器件包括在一个半导体衬底（101）上形成的两种相反类型的MOSFET，方法包括：在半导体衬底（101）上限定各个MOSFET的有源区；在半导体衬底的表面上形成界面氧化物层（103）；在界面的氧化物层（103）上形成高K栅介质层（104）；在高K栅介质层（104）上形成金属栅层（105）；在金属栅层（105）中注入掺杂离子；在金属栅层（105）上形成多晶硅层（109）；将多晶硅层（109）、金属栅层（105）、高K栅介质层（104）和界面氧化物层（103）图案化为栅叠层；形成围绕栅叠层的栅极侧墙（110a，110b）；以及形成源/漏区（111a，111b）。利用源/漏（111a，111b）退火时使得金属栅（105）中的掺杂离子在界面处堆积和生成合适极性的电偶极子，分别实现对不同类型的MOSFET的金属栅有效功函数的调节。

公开(公告)号：WO2014005361A1

公开(公告)日：2014-01-09

申请号：PCT/CN2012/078839

申请日：2012-07-19

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  张珂珂

Inventor： 尹海洲 ,  朱慧珑 ,  张珂珂

IPC: H01L21/28 ,  H01L21/283 ,  H01L21/3213

CPC classification number: H01L21/28114 ,  H01L21/28088 ,  H01L21/31051 ,  H01L29/41783 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/7834

Abstract: 提供一种半导体器件制造方法，包括：在衬底（1）上形成T型伪栅极结构（2B/2C'）；去除T型伪栅极结构（2B/2C'），留下T型栅极沟槽（2D）；在T型栅极沟槽（2D）中填充金属层（5A，5B），形成T型金属栅极结构（5A/5B）。如此通过形成T型伪栅极以及T型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象及孔洞形成，提高了器件性能。