公开(公告)号：WO2007016477A2

公开(公告)日：2007-02-08

申请号：PCT/US2006029709

申请日：2006-07-31

Applicant: INT RECTIFIER CORP ,  BRIERE MICHAEL A

Inventor： BRIERE MICHAEL A

IPC: H01L21/84

CPC classification number: H01L29/778 ,  H01L29/2003 ,  H01L29/4232 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/51 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66431 ,  H01L29/772 ,  H01L29/7787 ,  H01L29/803

Abstract: A III-nitride semiconductor device which includes a charged gate insulation body.

Abstract translation: 一种III族氮化物半导体器件，包括带电栅极绝缘体。

公开(公告)号：WO1991013465A1

公开(公告)日：1991-09-05

申请号：PCT/US1991001146

申请日：1991-02-22

Applicant: SYMETRIX CORPORATION

Inventor： SYMETRIX CORPORATION ,  PAZ DE ARAUJO, Carlos, A. ,  MCMILLIAN, Larry, D.

IPC: H01L29/78

CPC classification number: H01L29/513 ,  H01L27/11502 ,  H01L29/475 ,  H01L29/516 ,  H01L29/517 ,  H01L29/518 ,  H01L29/739 ,  H01L29/7391 ,  H01L29/803 ,  H01L29/808

Abstract: A device (1) having a semiconductor junction whose electrical charge volume is controlled by a ferroelectric element (5). The ferroelectric (5) establishes the level of leakage of the pn junction to provide a gate-controlled diode or transistor device. The bipolar three-terminal gated diode may be used in memory matrices, neural synaptic networks, DRAM units, bipolar transistors, JFETs, and gallium arsenide and AlGaAs heterostructures.

Abstract translation: 一种具有半导体结的器件（1），其电荷量由铁电元件（5）控制。 铁电体（5）建立了pn结的泄漏电平，以提供栅极控制二极管或晶体管器件。 双极三端门控二极管可用于存储器矩阵，神经突触网络，DRAM单元，双极晶体管，JFET以及砷化镓和AlGaAs异质结构。

公开(公告)号：WO2012136206A3

公开(公告)日：2012-12-13

申请号：PCT/DE2012200019

申请日：2012-03-29

Applicant: UNIV BERLIN TECH ,  MARENT ANDREAS ,  BIMBERG DIETER

Inventor： MARENT ANDREAS ,  BIMBERG DIETER

IPC: H01L29/80 ,  B82Y10/00 ,  G11C16/04 ,  H01L29/788

CPC classification number: G11C16/0466 ,  B82Y10/00 ,  G11C16/0408 ,  G11C16/14 ,  G11C16/26 ,  H01L29/788 ,  H01L29/803

Abstract: The invention relates to a memory cell (10) comprising at least one binary memory area for storing an item of bit information and to a method for storing an item of bit information. According to the invention, it is provided that the memory area (SB), e.g. a quantum dot layer of In(Ga)As quantum dots, can optionally store holes or electrons and allows a recombination of holes and electrons, the charge carrier type of the charge carriers stored in the memory area defines the bit information of the memory area and a charge carrier injection device (PN) is present, by means of which optionally holes or electrons can be injected into the memory area (SB) and the bit information can thus be changed. The holes and electrons come from a hole reservoir (LR) or electron reservoir (ER) which consist e.g. of p-doped or n-doped GaAs. The readout layer (AS) is a two-dimensional hole or electron gas layer.

Abstract translation: 本发明涉及一种具有用于存储位信息的至少一个二进制存储区域的存储单元（10），以及用于存储Bitinfomation的方法。 根据本发明，它提供的是，存储器区域（SB），例如。 例如，在量子点层（Ga）的量子点，wahl¬例如可以存储空穴或电子和空穴和电子的重组允许存储在载流子的存储区域中的数据的电荷载流子确定的存储器区域的所述位信息，并提供一个电荷载流子注入装置（PN） 是，与可选的空穴或电子到存储器区域（SB）可以被注入，从而将位可被改变。 空穴和电子从空穴（LR）或电子储存器（ER），其例如源于 由p型或n型掺杂的GaAs构成。 读出层（AS）是一二维空穴或电子气层。

公开(公告)号：WO2012080076A1

公开(公告)日：2012-06-21

申请号：PCT/EP2011/072181

申请日：2011-12-08

Applicant: TECHNISCHE UNIVERSITÄT BERLIN ,  PROF. DR. BIMBERG, Dieter ,  GELLER, Martin ,  NOWOZIN, Tobias ,  MARENT, Andreas

Inventor： PROF. DR. BIMBERG, Dieter ,  GELLER, Martin ,  NOWOZIN, Tobias ,  MARENT, Andreas

IPC: H01L29/12 ,  B82Y10/00 ,  H01L29/66 ,  H01L29/68 ,  H01L29/778 ,  H01L29/06 ,  G11C16/04 ,  H01L29/788 ,  H01L21/336

CPC classification number: B82Y10/00 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/803

Abstract: An embodiment of the invention relates to a memory comprising a strained double-heterostructure (110) having an inner semiconductor layer (115) which is sandwiched between two outer semiconductor layers, (120, 125) wherein the lattice constant of the inner semiconductor layer differs from the lattice constants of the outer semiconductor layers, the resulting lattice strain in the double-heterostructure inducing the formation of at least one quantum dot inside the inner semiconductor layer, said at least one quantum dot being capable of storing charge carriers therein, and wherein, due to the lattice strain, the at least one quantum dot has an emission barrier (Eb) of 1,15 eV or higher, and provides an energy state density of at least three energy states per 1000 nm3, all said at least three energy states (186) being located in an energy band (DeltaWb) of 50 meV or less.

Abstract translation: 本发明的一个实施例涉及一种包含应变双异质结构（110）的存储器，该应变双异质结构（110）具有夹在两个外半导体层之间的内半导体层（115）（120,125），其中内半导体层的晶格常数不同 从所述外部半导体层的晶格常数得到的所述双异质结构中的所得晶格应变引起在所述内部半导体层内形成至少一个量子点，所述至少一个量子点能够在其中存储电荷载流子，并且其中 由于晶格应变，至少一个量子点具有1,15eV或更高的发射势垒（Eb），并且提供每1000nm 3至少三个能态的能态密度，所有所述至少三个能量 状态（186）位于50meV以下的能带（DeltaWb）中。

公开(公告)号：WO2005010974A1

公开(公告)日：2005-02-03

申请号：PCT/JP2004/010696

申请日：2004-07-28

Applicant: 独立行政法人科学技術振興機構 ,  須田淳 ,  松波弘之

Inventor： 須田淳 ,  松波弘之

IPC: H01L21/336

CPC classification number: H01L21/28158 ,  H01L21/049 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/267 ,  H01L29/511 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7883 ,  H01L29/802 ,  H01L29/803

Abstract: ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ ２ 層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。

Abstract translation: 公开了一种场效应晶体管，其包括形成在SiC衬底（1）的表面中的SiC衬底（1），源极（3a）和漏极（3b），包括形成有AlN层（5）的绝缘结构 与SiC表面接触并且具有不小于在AlN层上形成的单分子层和SiO 2层的厚度以及形成在绝缘结构上的栅电极（15）。 在这种场效应晶体管中，可以抑制漏电流，同时与Sic表面形成良好的界面。

公开(公告)号：WO2016063086A1

公开(公告)日：2016-04-28

申请号：PCT/GB2015/053191

申请日：2015-10-23

Applicant: LANCASTER UNIVERSITY BUSINESS ENTERPRISES LIMITED

Inventor： HAYNE, Manus

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L29/80

CPC classification number: H01L29/803 ,  G11C16/14 ,  G11C16/28 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/432 ,  H01L29/66916 ,  H01L29/66924

Abstract: A memory cell (10) for storing one or more bits of information has a control gate (24), a source terminal (12) and a drain terminal (14). A semiconductor substrate (16) is located between the source (12) and drain (14) terminals, and a floating gate (26) is disposed between the control gate (24) and the semiconductor substrate (16). The floating gate (26) is electrically isolated from the control gate (24) by a charge trapping barrier (30), and is electrically isolated from the semiconductor substrate (16) by a charge blocking barrier (28). At least one of the charge trapping barrier (30) and the charge blocking barrier (28) contains a III-V semiconductor material. The charge trapping barrier (30) is adapted to enable the selective passage of charge carriers between the control gate (24) and the floating gate (26), in use, to modify the one or more bits of information stored by the memory cell (10).

Abstract translation: 用于存储一个或多个信息位的存储单元（10）具有控制栅极（24），源极端子（12）和漏极端子（14）。 半导体衬底（16）位于源极（12）和漏极（14）之间，并且浮置栅极（26）设置在控制栅极（24）和半导体衬底（16）之间。 浮动栅极（26）通过电荷捕获势垒（30）与控制栅极（24）电隔离，并且通过电荷阻挡屏障（28）与半导体衬底（16）电隔离。 电荷俘获势垒（30）和电荷阻挡阻挡层（28）中的至少一个含有III-V族半导体材料。 电荷捕获势垒（30）适于在使用中使得能够在控制栅极（24）和浮置栅极（26）之间选择性地通过电荷载流子来修改由存储器单元存储的信息的一个或多个位（ 10）。

公开(公告)号：WO2012136206A2

公开(公告)日：2012-10-11

申请号：PCT/DE2012/200019

申请日：2012-03-29

Applicant: TECHNISCHE UNIVERSITÄT BERLIN ,  MARENT, Andreas ,  BIMBERG, Dieter

Inventor： MARENT, Andreas ,  BIMBERG, Dieter

IPC: H01L29/80 ,  B82Y10/00 ,  G11C16/04 ,  H01L29/788

CPC classification number: G11C16/0466 ,  B82Y10/00 ,  G11C16/0408 ,  G11C16/14 ,  G11C16/26 ,  H01L29/788 ,  H01L29/803

Abstract: Die Erfindung bezieht sich u. a. auf eine Speicherzelle (10) mit mindestens einem binären Speicherbereich zum Speichern einer Bitinformation. Erfindungsgemäß ist vorgesehen, dass der Speicherbereich (SB) wahlweise Löcher oder Elektronen speichern kann und eine Rekombination von Löchern und Elektronen erlaubt, die Ladungsträgerart der in dem Speicherbereich gespeicherten Ladungsträger die Bitinformation des Speicherbereichs festlegt und eine Ladungsträgerinjektionsvorrichtung (PN) vorhanden ist, mit der wahlweise Löcher oder Elektronen in den Speicherbereich (SB) injiziert werden können und somit die Bitinformation geändert werden kann.

Abstract translation: 本发明涉及Ú。 一。 到具有用于存储位信息的至少一个二进制存储区域的存储单元（10）。 根据本发明，它提供的是，存储器区域可以存储空穴或电子（SB）任选地，并且空穴和电子的重组允许存储在载流子的存储区域中的数据的电荷载流子确定的存储器区域的所述位信息，和电荷注入装置（PN）设置有可选的 空穴或电子到存储器区域（SB）可以被注入，从而将位可被改变。

公开(公告)号：WO2010005380A1

公开(公告)日：2010-01-14

申请号：PCT/SE2009/050857

申请日：2009-07-02

Applicant: QUNANO AB ,  SAMUELSON, Lars ,  THELANDER, Claes ,  OHLSSON, Jonas ,  MIKKELSEN, Anders

Inventor： SAMUELSON, Lars ,  THELANDER, Claes ,  OHLSSON, Jonas ,  MIKKELSEN, Anders

IPC: H01L27/105 ,  H01L29/02 ,  H01L29/06 ,  H01L29/12 ,  H01L29/80

CPC classification number: H01L29/7881 ,  B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/42332 ,  H01L29/66825 ,  H01L29/803 ,  Y10S977/938

Abstract: The present invention provides a nanostructured memory device comprising at least one semiconductor nanowire (3) forming a current transport channel, one or more shell layers (4) arranged around at least a portion of the nanowire (3), and nano-sized charge trapping centres (10) embedded in said one or more shell layers (4), and one or more gate electrodes (14) arranged around at least a respective portion of said one or more shell layers (4). Preferably said one or more shell layers (4) are made of a wide band gap material or an insulator. The charge trapping centres (10) may be charged /written by using said one or more gate electrodes (14) and a change in an amount of charge stored in one or more of the charge trapping centres (10) alters the conductivity of the nanowire (3).

Abstract translation: 本发明提供一种纳米结构存储器件，其包括形成电流传输沟道的至少一个半导体纳米线（3），围绕至少一部分纳米线（3）布置的一个或多个壳层（4）和纳米尺寸的电荷俘获 嵌入在所述一个或多个壳层（4）中的中心（10）以及围绕至少所述一个或多个壳层（4）的相应部分布置的一个或多个栅电极（14）。 优选地，所述一个或多个壳层（4）由宽带隙材料或绝缘体制成。 可以通过使用所述一个或多个栅电极（14）对电荷捕获中心（10）进行充电/写入，并且存储在一个或多个电荷捕获中心（10）中的电荷量的变化改变了纳米线的导电性 （3）。