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公开(公告)号：CN113380313B
公开(公告)日：2024-03-26
申请号：CN202110603735.3
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种测试三维(3D)存储器单元阵列的方法，包括将数据写入3D存储器单元阵列中的存储器单元的每个层，同时执行3D存储器单元阵列的至少第一支列中的每个存储器单元的读取操作，确定3D存储器单元阵列中的一个存储器单元是否响应于读取操作而发生故障，并响应于确定该3D存储器单元阵列中的存储器单元发生故障而将3D存储器单元阵列中的至少一个故障存储器单元替换为备用存储器单元。第一支列包括在3D存储器单元阵列的每个对应层上的存储器单元。本发明的实施例还涉及一种存储器电路。
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公开(公告)号：CN113540099B
公开(公告)日：2024-03-12
申请号：CN202110721679.3
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器器件包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自介电材料层的第一介电材料层中，并且与衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在介电材料层内。铁电存储器单元的第一节点通过金属互连结构的位于衬底的顶面之上并且与衬底的顶面垂直间隔开的子集电连接至薄膜晶体管的节点。本申请的实施例还涉及制造存储器器件的方法。
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公开(公告)号：CN113488503B
公开(公告)日：2024-02-27
申请号：CN202110511685.6
申请日：2021-05-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件，包括至少一个位线、至少一个字线和至少一个存储器单元。存储器单元包括第一晶体管、多个数据存储元件以及与多个数据存储元件相对应的多个第二晶体管。第一晶体管包括电耦合到字线的栅极、第一源极/漏极和第二源极/漏极。多个数据存储元件中的每个数据存储元件与对应的第二晶体管串联电耦合在第一晶体管的第一源极/漏极与位线之间。本发明的实施例还涉及集成电路器件及其方法。
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公开(公告)号：CN116940122A
公开(公告)日：2023-10-24
申请号：CN202310613396.6
申请日：2023-05-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了一种半导体器件及制造存储器器件的方法。半导体器件包括字线(WL)结构。该半导体器件包括位于WL结构上方的铁电层。该半导体器件包括位于铁电层上方的沟道层。该半导体器件包括位于沟道层上方的源极线(SL)结构。该半导体器件包括位于沟道层上方的位线(BL)结构。BL结构包括朝向SL结构横向延伸的部分。该半导体器件还包括介电层，介电层横向地插入在SL结构和BL结构之间。
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公开(公告)号：CN113284951B
公开(公告)日：2023-08-25
申请号：CN202110137733.X
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本文公开了表现出减小的寄生电容和因此改善的性能的鳍式场效应晶体管(FinFET)。FinFET具有集成至它们的栅极结构中的栅极空气间隔件。示例性晶体管包括：鳍；以及栅极结构，设置在第一外延源极/漏极部件和第二外延源极/漏极部件之间的鳍上方。栅极结构包括栅电极、栅极电介质以及设置在栅极电介质和栅电极的侧壁之间的栅极空气间隔件。本申请的实施例还涉及晶体管及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN112530807B
公开(公告)日：2023-07-21
申请号：CN202010350510.7
申请日：2020-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/06 , H01L29/51
Abstract: 本公开描述了可以消除或最小化在铁电场效应晶体管的金属栅极层上形成氧化物的方法。在一些实施例中，该方法包括提供在其上具有鳍的衬底；以及在鳍上沉积界面层；在界面层上沉积铁电层；在铁电层上沉积金属栅极层；使金属栅极层暴露于金属卤化物气体；执行后金属化退火，其中在不发生真空中断的情况下将金属栅极层暴露于金属卤化物气体和执行后金属化退火。本公开的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN116266992A
公开(公告)日：2023-06-20
申请号：CN202310116841.8
申请日：2023-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B51/30
Abstract: 本公开的各种实施例是针对一种集成芯片(IC)及其形成方法，其包括设置于基板中的第一电极结构。第一铁电结构设置于第一电极结构的第一侧。通道结构设置于第一铁电结构的第一侧。通道结构包括多个个别的通道结构以及多个绝缘结构。多个个别的通道结构以及多个绝缘结构交替堆叠。一对源极/漏极(S/D)结构设置于第一铁电结构的第一侧。上述一对S/D结构垂直延伸穿过通道结构，且第一电极结构横向设置于上述一对S/D结构的S/D结构之间。
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公开(公告)号：CN109786446B
公开(公告)日：2022-11-25
申请号：CN201811061853.0
申请日：2018-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/41 , H01L21/336 , H01L29/78
Abstract: 本发明的一些实施例提供半导体装置及其形成方法。上述半导体装置包含由基底延伸的鳍片及设置于鳍片上的栅极结构。栅极结构包含位于鳍片上的栅极介电层、位于栅极介电层上的栅极电极、及沿着栅极电极的侧壁而形成的侧壁间隙物。上述半导体装置还包含形成于鳍片内且与栅极结构相邻的U型凹陷部。上述半导体装置进一步包含第一源/漏极层，其共形地形成在U型凹陷部的表面上。至少一部分的第一源/漏极层在相邻的栅极结构下方延伸。此外，上述半导体装置包含形成在第一源/漏极层上的第二源/漏极层。第一源/漏极层及第二源/漏极层的至少一者包括As。
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公开(公告)号：CN114883255A
公开(公告)日：2022-08-09
申请号：CN202110775708.4
申请日：2021-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及鳍式场效应晶体管器件和方法。一种形成半导体器件的方法包括：在突出得高于衬底的鳍之上形成栅极结构，所述栅极结构被第一ILD层包围；在所述第一ILD层中形成与所述鳍相邻的沟槽；用第一虚设材料填充所述沟槽；在所述第一ILD层和所述第一虚设材料之上形成第二ILD层；在所述第一ILD层和所述第二ILD层中形成开口，所述开口暴露所述第一虚设材料的侧壁；用第二虚设材料内衬所述开口的侧壁；在内衬之后，在所述开口中形成导电材料；在形成所述导电材料之后，从所述沟槽和所述开口分别去除所述第一虚设材料和所述第二虚设材料；以及在去除之后，通过在所述第二ILD层之上形成电介质层来密封所述开口和所述沟槽。
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公开(公告)号：CN114649348A
公开(公告)日：2022-06-21
申请号：CN202110459956.8
申请日：2021-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本公开涉及半导体器件及其制造方法。一种器件，包括：半导体衬底；半导体衬底之上的第一字线，第一字线为第一晶体管提供第一栅极电极；以及第一字线之上的第二字线。第二字线通过第一电介质材料与第一字线绝缘，并且第二字线为第二晶体管提供第二栅极电极，该第二晶体管在第一晶体管之上。该器件还包括与第一字线和第二字线相交的源极线；与第一字线和第二字线相交的位线；在第一字线和源极线之间的存储器膜；以及在存储器膜和源极线之间的第一半导体材料。
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