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公开(公告)号：CN114050181A
公开(公告)日：2022-02-15
申请号：CN202210014429.0
申请日：2022-01-07
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明实施例提供一种NLDMOS器件及制备方法、芯片，所述NLDMOS器件包括：衬底，所述衬底上方设有第一高压N阱区和第二高压N阱区，所述第一高压N阱区和第二高压N阱区之间留有衬底间隙；所述第一高压N阱区和第二高压N阱区上设有P型降低电场区，所述P型降低电场区经过所述衬底间隙；所述第一高压N阱区上还设有P型体区，所述第二高压N阱区上设有N型漂移区；所述P型体区、衬底间隙以及N型漂移区形成PIN结。所述NLDMOS器件的结构设计有效的提高了击穿电压。
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公开(公告)号：CN108345752B
公开(公告)日：2022-02-11
申请号：CN201810157646.9
申请日：2018-02-24
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G06F30/20 , G06F119/14
摘要： 本发明公开了一种晶圆级非易失性存储器的寿命特性评估方法。该方法是在被测试晶圆上选取一个或多个测试单元，所述测试单元包含多个非易失性存储器，将测试机的探针卡接入所述测试单元进行非易失性存储器的寿命特性评估。所述寿命特性评估包括数据保持能力评估和擦写能力评估。所述晶圆级非易失性存储器的寿命特性评估方法的测试时间短，效率高，而且可实现大量同测，便于数据收集统计分析。
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公开(公告)号：CN113990865A
公开(公告)日：2022-01-28
申请号：CN202111619505.2
申请日：2021-12-28
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC分类号： H01L27/02
摘要： 本发明实施例提供一种硅控整流器、芯片及电路，该硅控整流器包括：衬底，所述衬底上方设有深阱层，所述深阱层上方设有N阱区和P阱区；所述N阱区和P阱区上方依次设有第一N+区、第一P+区、第二N+区及第二P+区；所述第一N+区和第二P+区相连，所述第一P+区与所述硅控整流器的阳极相连，所述第二N+区与所述硅控整流器的阴极相连；所述第二P+区最外侧设有场氧结构，所述场氧结构位于所述深阱层的上方。该硅控整流器缩短了通路的距离，提高了防护等级。
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公开(公告)号：CN113903857A
公开(公告)日：2022-01-07
申请号：CN202111475179.2
申请日：2021-12-06
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
摘要： 本发明实施例提供一种电容器、芯片及电容器的制备方法，该电容器包括：第一电极、层叠电介质及第二电极，所述层叠电介质位于所述第一电极和所述第二电极之间；所述层叠电介质包括两层以上电介质膜，相邻两层电介质膜的折射率不同，相邻两层电介质膜相接触的表面是非平坦的并且彼此配合。该电容器提高了各个电介质膜的表面平整度、降低了缺陷数量，而且提高了不同折射率电介质膜的耦合性，提升了层叠电介质的击穿电压和经时击穿性能，从而大幅度提高了电容器的电性能。
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公开(公告)号：CN113889537A
公开(公告)日：2022-01-04
申请号：CN202111482363.X
申请日：2021-12-07
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC分类号： H01L29/78 , H01L21/336 , H01L21/762
摘要： 本发明涉及半导体技术领域，提供一种半导体器件及其制作方法。所述半导体器件包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。本发明在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流。
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公开(公告)号：CN112834890B
公开(公告)日：2021-11-30
申请号：CN202011598468.7
申请日：2020-12-29
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 北京大学
IPC分类号： G01R31/26
摘要： 本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
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公开(公告)号：CN112649699B
公开(公告)日：2021-08-10
申请号：CN202011455709.2
申请日：2020-12-10
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网信息通信产业集团有限公司 , 中国科学院微电子研究所
IPC分类号： G01R31/08
摘要： 本发明涉及芯片测试领域，提供一种确定器件故障点的测试方法及装置。所述确定器件故障点的测试方法包括：按时间顺序对器件的介质层施加恒定电压和脉冲电压；监测所述脉冲电压的变化情况，根据所述脉冲电压的变化情况确定所述器件的介质层是否被击穿；在确定所述器件的介质层被击穿这一时刻停止施加所述脉冲电压，根据所述介质层的击穿情况确定所述器件最早发生故障的故障点。本发明在器件介质层被击穿的最早时期，能够立即感知到电压的变化，并立即停止施加电压。此时器件介质层击穿损坏不严重，可根据损坏情况精确定位器件最早发生故障的故障点的位置，从而分析出导致失效的具体原因，促进设计改进和制造工艺改进。
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公开(公告)号：CN112886544A
公开(公告)日：2021-06-01
申请号：CN202110054285.7
申请日：2021-01-15
申请人： 北京智芯微电子科技有限公司 , 南开大学 , 国网信息通信产业集团有限公司 , 北京芯可鉴科技有限公司
摘要： 本发明涉及集成电路技术领域，提供一种用于过负荷控制的功率选通电路及集成电路芯片。所述功率选通电路包括设置于供电源与负载之间的通道开关，还包括转换模块、过负荷比较模块以及功率选通控制模块；所述转换模块用于将所述供电源的电压转换为可以量化的通道电阻；所述过负荷比较模块用于基于所述通道电阻计算功率门限，在输出功率达到所述功率门限时触发所述通道开关；所述功率选通控制模块用于对触发所述通道开关的过程进行逻辑控制。本发明通过转换模块和过负荷比较模块实现负荷功率门槛值计算，使得可以直接按照功率限值来配置触发通道开关的过负荷门限，从而实现芯片过负荷保护和功率保护，提高了过负荷保护的安全性。
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公开(公告)号：CN112834890A
公开(公告)日：2021-05-25
申请号：CN202011598468.7
申请日：2020-12-29
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 北京大学
IPC分类号： G01R31/26
摘要： 本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
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公开(公告)号：CN112289852B
公开(公告)日：2021-05-11
申请号：CN202011471670.3
申请日：2020-12-15
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国家电网有限公司 , 国网山东省电力公司营销服务中心(计量中心)
发明人： 赵东艳 , 王于波 , 陈燕宁 , 付振 , 刘芳 , 王立城 , 庞振江 , 彭业凌 , 张宏涛 , 任晨 , 张龙涛 , 马晓华 , 曹艳荣 , 赵扬 , 周芝梅 , 万勇 , 陈琳 , 杜艳
IPC分类号： H01L29/10 , H01L29/78 , H01L21/336 , H01L21/762
摘要： 本发明提供一种降低埋氧层泄漏电流的SOI器件结构和一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源区和漏区，所述栅区下方即所述源区和漏区之间形成有沟道；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述源区和漏区上方为源极和漏极；所述栅区与所述源极和漏极之间的器件表面被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。本发明在减小SOI器件结构的泄漏电流的同时提高了SOI器件结构的散热性能。
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