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公开(公告)号：CN106816438B
公开(公告)日：2020-07-10
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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公开(公告)号：CN111129123A
公开(公告)日：2020-05-08
申请号：CN201910454866.2
申请日：2019-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/40 , H01L29/78 , H01L21/336
Abstract: 本发明涉及集成芯片。在一些实施例中，集成芯片具有在衬底上方设置在源极区域和漏极区域之间的栅极结构和从栅极结构上方横向地延伸至栅极结构和漏极区域之间的介电层。具有多种不同介电材料的组合蚀刻停止层堆叠在介电层上方。接触蚀刻停止层直接接触组合蚀刻停止层的上表面和侧壁。通过第一层间介电(ILD)层横向围绕场板，并且场板从第一ILD层的顶部、延伸穿过接触蚀刻停止层并且进入组合蚀刻停止层中。本发明的实施例还提供了接触场板蚀刻的组合蚀刻停止层和集成芯片的形成方法。
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公开(公告)号：CN101399287A
公开(公告)日：2009-04-01
申请号：CN200810211719.4
申请日：2008-09-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7835 , H01L29/0653 , H01L29/4933 , H01L29/66659
Abstract: 本发明提供一种横向扩散金属氧化物半导体(LDMOS)，其结构包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成的浅沟槽隔离区被用来承受施加到漏极的高电压，并且浅沟槽隔离区与半导体衬底结合以形成凹陷。这样，浅沟槽隔离区的表面低于半导体衬底的表面。可选择地，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。本发明的LDMOS结构不仅减小了“导通”电阻，而且增加了击穿电压。
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公开(公告)号：CN112216738B
公开(公告)日：2025-04-11
申请号：CN201911046940.3
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本揭露涉及一种集成芯片。集成芯片包含安置于衬底上方位于源极区与漏极区之间的栅极结构。第一层间介电(ILD)层安置于衬底及栅极结构上方，且第二层间介电层安置于第一层间介电层上方。场板蚀刻终止结构在第一层间介电层与第二层间介电层之间。场板从第二层间介电层的最上表面延伸到场板蚀刻终止结构。多个导电接触件从第二层间介电层的最上表面延伸到源极区和漏极区。
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公开(公告)号：CN112786689B
公开(公告)日：2024-11-15
申请号：CN202010070584.5
申请日：2020-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/40 , H01L27/088 , H01L21/336
Abstract: 一种集成芯片及用于形成高压晶体管器件的方法。在所述集成芯片中，栅极电极在源极区与漏极区之间上覆于衬底。漂移区横向布置在栅极电极与漏极区之间。多个层间介电(ILD)层上覆于衬底。多个层间介电层包含位于第二层间介电层之下的第一层间介电层。多个导电互连层设置在多个层间介电层内。场板从第一层间介电层的顶部表面延伸到通过第一层间介电层与漂移区竖直分离的点。场板在朝向漏极区的方向上与栅极电极横向偏移达非零距离。场板包含与多个导电互连层中的至少一者相同的材料。
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Patent Agency Ranking
公开(公告)号：CN107452786B
公开(公告)日：2022-05-31
申请号：CN201611119418.X
申请日：2016-12-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，BJT结构包括基极区、形成在基极区中并且包括发射极掺杂区的发射极区、包括集电极掺杂区的集电极区、绝缘结构和场板。基极区与发射极掺杂区和集电极掺杂区之间的集电极区形成结。在绝缘结构上方且在结上方形成场板。结的对应的发射极掺杂区和集电极掺杂区之间的第一距离比第二距离更短，第二距离对应于第一距离且位于没有场板的另一BJT结构中。第一距离导致位于发射极掺杂区和集电极掺杂区之间的对应于第一击穿电压值的结的击穿，第一击穿电压值等于或大于对应于第一击穿电压值的其他BJT结构的第二击穿电压值。本发明实施例涉及具有场板以减少其面积的晶体管结构。
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公开(公告)号：CN112786689A
公开(公告)日：2021-05-11
申请号：CN202010070584.5
申请日：2020-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/40 , H01L27/088 , H01L21/336
Abstract: 一种集成芯片及用于形成高压晶体管器件的方法。在所述集成芯片中，栅极电极在源极区与漏极区之间上覆于衬底。漂移区横向布置在栅极电极与漏极区之间。多个层间介电(ILD)层上覆于衬底。多个层间介电层包含位于第二层间介电层之下的第一层间介电层。多个导电互连层设置在多个层间介电层内。场板从第一层间介电层的顶部表面延伸到通过第一层间介电层与漂移区竖直分离的点。场板在朝向漏极区的方向上与栅极电极横向偏移达非零距离。场板包含与多个导电互连层中的至少一者相同的材料。
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公开(公告)号：CN112216738A
公开(公告)日：2021-01-12
申请号：CN201911046940.3
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/40 , H01L21/336 , H01L29/78
Abstract: 在一些实施例中，本揭露涉及一种集成芯片。集成芯片包含安置于衬底上方位于源极区与漏极区之间的栅极结构。第一层间介电(ILD)层安置于衬底及栅极结构上方，且第二层间介电层安置于第一层间介电层上方。场板蚀刻终止结构在第一层间介电层与第二层间介电层之间。场板从第二层间介电层的最上表面延伸到场板蚀刻终止结构。多个导电接触件从第二层间介电层的最上表面延伸到源极区和漏极区。
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公开(公告)号：CN106816438A
公开(公告)日：2017-06-09
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
CPC classification number: H01L27/0883 , G05F3/08 , G05F3/242 , H01L21/82345 , H01L21/823821 , H01L21/823885 , H01L27/0222 , H01L27/0922 , H01L27/0924 , H01L29/495 , H01L29/4958 , H01L29/4966 , H01L29/785 , H01L27/0886 , H01L21/823431
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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公开(公告)号：CN100517756C
公开(公告)日：2009-07-22
申请号：CN200710108848.6
申请日：2007-06-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78
CPC classification number: H01L29/7834 , H01L29/0653 , H01L29/0692
Abstract: 本发明提供一种半导体结构。高压金属氧化物半导体装置用作该半导体结构，包括：第一高压阱区，形成于衬底上；第二高压阱区；具有与该第一及第二高压阱区相反导电类型的第三高压阱区，其中该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、及该高压P型阱区中；栅极介电层，覆盖该第一高压N型阱区，并延伸至该第二高压N型阱区；栅极，形成于该栅极介电层上；以及遮蔽图案，与该栅极电性绝缘，覆盖该绝缘区。进一步地，该栅极与该遮蔽图案间具有小于0.4微米的间距。该遮蔽图案还耦接小于该栅极应力电压的电压。本发明能够消除热偏压应力测试所引起的漏电流。
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