公开(公告)号：CN111129123B

公开(公告)日：2023-12-19

申请号：CN201910454866.2

申请日：2019-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢卉庭 ,  王培伦 ,  钟于彰

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及集成芯片。在一些实施例中，集成芯片具有在衬底上方设置在源极区域和漏极区域之间的栅极结构和从栅极结构上方横向地延伸至栅极结构和漏极区域之间的介电层。具有多种不同介电材料的组合蚀刻停止层堆叠在介电层上方。接触蚀刻停止层直接接触组合蚀刻停止层的上表面和侧壁。通过第一层间介电(ILD)层横向围绕场板，并且场板从第一ILD层的顶部、延伸穿过接触蚀刻停止层并且进入组合蚀刻停止层中。本发明的实施例还提供了接触场板蚀刻的组合蚀刻停止层和集成芯片的形成方法。

公开(公告)号：CN101593751B

公开(公告)日：2011-04-20

申请号：CN200810212849.X

申请日：2008-09-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 汤乾绍 ,  何大椿 ,  钟于彰 ,  王哲谊 ,  张毓华 ,  尤金德拉·雅达夫

IPC: H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H01L29/872

CPC classification number: H01L27/0629 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/872

Abstract: 一种集成电路结构，包括：一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。

公开(公告)号：CN100394596C

公开(公告)日：2008-06-11

申请号：CN200610003144.8

申请日：2006-02-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李建兴 ,  钟于彰

IPC: H01L23/60 ,  H01L29/73

CPC classification number: H01L27/0259

Abstract: 本发明提供一种静电放电防护架构以及半导体晶片，所述静电放电防护架构，包括基底、埋藏层、第一高压阱区、第二高压阱区、第一场区、第一掺杂区以及第二掺杂区。埋藏层是设置于基底中。第一高压阱区是覆盖埋藏层。第二高压阱区，覆盖埋藏层，并且与第一高压阱区有实体接触，且第一高压阱区与第二高压阱区具有相反的导电型态。第一场区，从第一高压阱区的内部伸至第二高压阱区。第一掺杂区，设置于第一高压阱区中，并且与第一场区有实体接触。第二掺杂区，设置于第二高压阱区中，并且与第一场区有实体接触，其中第一掺杂区与第二掺杂区是分别用与第二高压阱区具有相同导电型态的杂质执行高掺杂。本发明受到ESD压力时不会降级。

公开(公告)号：CN106653823A

公开(公告)日：2017-05-10

申请号：CN201610719763.0

申请日：2016-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢卉庭 ,  钟于彰 ,  王培伦

IPC: H01L29/06 ,  H01L29/872 ,  H01L21/329

CPC classification number: H01L29/872 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0692 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/6606 ,  H01L29/66204 ,  H01L29/861 ,  H01L29/0684 ,  H01L29/66143

Abstract: 在一些实施例中，一种半导体器件包括配置为半导体器件的阳极的第一阱区、配置为半导体器件的阴极的第一掺杂区域、配置为半导体器件的另一阴极的第二掺杂区域以及导电区域。第一阱区设置在第一掺杂区域和第二掺杂区域之间，并且配置为电连接导电区域。

公开(公告)号：CN101771089B

公开(公告)日：2012-07-04

申请号：CN200910150018.9

申请日：2009-06-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何大椿 ,  汤乾绍 ,  钟于彰 ,  王哲谊

IPC: H01L29/872 ,  H01L29/06 ,  H01L21/329

CPC classification number: H01L29/872 ,  H01L29/0619

Abstract: 一种高电压肖特基二极管，包括形成在半导体衬底上并具有第一宽度的深P阱。掺杂P阱设置在所述深P阱上方，并具有小于所述深P阱宽度的第二宽度。N型保护环围绕所述第二掺杂阱的上表面形成。肖特基金属设置在所述第二掺杂阱和N型保护环的上表面。

公开(公告)号：CN102237357A

公开(公告)日：2011-11-09

申请号：CN201010513876.8

申请日：2010-10-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 柳瑞兴 ,  蒋柏煜 ,  姚智文 ,  钟于彰 ,  段孝勤

IPC: H01L27/02 ,  H01L21/76 ,  H01L21/762

CPC classification number: H01L27/088 ,  H01L21/76289 ,  H01L21/823481 ,  H01L29/0623 ,  H01L29/0653 ,  H01L29/7816

Abstract: 本发明提供一种集成电路装置及其制造方法。在一实施例中，一种集成电路装置包含：一基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；一第一装置和一第二装置，其覆盖该基板；及一隔离结构，其从该第一表面延伸穿过该基板到该第二表面，且介于该第一装置和该第二装置之间。

公开(公告)号：CN100452433C

公开(公告)日：2009-01-14

申请号：CN200610007824.7

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李建兴 ,  钟于彰

IPC: H01L29/78 ,  H01L23/60

CPC classification number: H01L29/7393 ,  H01L27/0262 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/7436

Abstract: 本发明涉及一种半导体装置及高压P型金属氧化物半导体装置，具体为具有静电放电防护功能的高压PMOS晶体管的半导体装置包括PMOS晶体管、N型埋藏层以及P型基底。PMOS晶体管包括设置于高压P阱区中且掺杂P型杂质的第一源/漏极区，设置于高压N阱区中且掺杂P型杂质的第二源/漏极区，高压P阱区是与高压N阱区实体接触，与第一源/漏极区实体接触的场区是大体设置接近高压P阱区与高压N阱区的接面，且大体设置于栅极介电层下；具有高掺杂浓度的第一N型区是设置于高压P阱区中，并相邻于第一源/漏极区。具有高掺杂浓度的N型埋藏层是设置于高压P阱区与高压N阱区下方。P型基底是设置于N型埋藏层下方。

公开(公告)号：CN1913174A

公开(公告)日：2007-02-14

申请号：CN200610007824.7

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李建兴 ,  钟于彰

IPC: H01L29/78 ,  H01L23/60

CPC classification number: H01L29/7393 ,  H01L27/0262 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/7436

Abstract: 本发明涉及一种半导体装置及高压P型金属氧化物半导体装置，具体为具有静电放电防护功能的高压PMOS晶体管的半导体装置，包括PMOS晶体管、N型埋藏层以及P型基底。PMOS晶体管包括设置于高压P阱区中且掺杂P型杂质的第一源/漏极区，设置于高压N阱区中且掺杂P型杂质的第二源/漏极区，高压P阱区是与高压N阱区实体接触，与第一源/漏极区实体接触的场区是大体设置接近高压P阱区与高压N阱区的接面，且大体设置于栅极介电层下；具有高掺杂浓度的第一N型区是设置于高压P阱区中，并相邻于第一源/漏极区。具有高掺杂浓度的N型埋藏层是设置于高压P阱区与高压N阱区下方。P型基底是设置于N型埋藏层下方。

公开(公告)号：CN116230640A

公开(公告)日：2023-06-06

申请号：CN202210445953.3

申请日：2022-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟于彰 ,  陈奕寰 ,  周建志 ,  蔡宗杰 ,  刘思贤 ,  袁焕之 ,  宋主名

IPC: H01L21/8238 ,  H01L27/092

Abstract: 一些实施例关于一种集成芯片结构。集成芯片结构包括具有第一组件区与第二组件区的衬底。多个第一晶体管组件配置在第一组件区中且分别包括配置在第一栅极结构的相对侧上的外延源极/漏极区。外延源极/漏极区包括外延材料。多个第二晶体管组件配置在第二组件区中且分别包括配置在第二栅极结构的相对侧上的注入源极/漏极区。虚设区包括一或多个虚设结构。一或多个虚设结构包括包含有外延材料的虚设外延区。

公开(公告)号：CN111987148A

公开(公告)日：2020-11-24

申请号：CN201910982784.5

申请日：2019-10-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何嘉政 ,  卢卉庭 ,  王培伦 ,  钟于彰 ,  周君冠

IPC: H01L29/40 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088

Abstract: 本公开的各种实施例涉及一种包括设置在漂移区之上的场板的集成芯片。第一栅极电极在源极区与漏极区之间上覆在衬底上。刻蚀终止层在侧向上从第一栅极电极的外侧壁延伸到漏极区。刻蚀终止层上覆在设置在源极区与漏极区之间的漂移区上。场板设置在上覆在衬底上的第一层间介电(ILD)层内。场板上覆在漂移区上。场板的顶表面与第一栅极电极的顶表面对准，且场板的底表面垂直地位于第一栅极电极的底表面上方。场板及第一栅极电极分别包含金属材料。