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公开(公告)号：CN101593751B
公开(公告)日：2011-04-20
申请号：CN200810212849.X
申请日：2008-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L27/06 , H01L27/08 , H01L29/872
CPC classification number: H01L27/0629 , H01L29/0619 , H01L29/0649 , H01L29/872
Abstract: 一种集成电路结构，包括：一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。
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公开(公告)号：CN1700054A
公开(公告)日：2005-11-23
申请号：CN200510053699.9
申请日：2005-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G02B26/00
CPC classification number: G02B26/0841
Abstract: 一种微镜及微镜制造方法。包括：一种微镜，包括一基板、一反射层以及一保护层。反射层成形于该基板上，并且包括有纯铝。保护层成形于反射层上，并且包括有氮化钛。
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公开(公告)号：CN1450645A
公开(公告)日：2003-10-22
申请号：CN02105861.X
申请日：2002-04-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112 , H01L27/10
Abstract: 一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其至少包含：复数个隔离区块，以阵列排列方式形成于该半导体基板上；复数个快闪存储单元，每一该快闪存储单元包含浮置栅极，以阵列排列方式形成于该半导体基板上，且位于该复数个隔离区块以外的主动区上，而构成复数列快闪存储单元，每列快闪存储单元共用一控制栅极线；复数纵行扩散区形成于该隔离区块纵行之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元程序化，或读取资料；上述存储单元的接触形成于存储单元区以外的半导体基板内。
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公开(公告)号：CN106816438B
公开(公告)日：2020-07-10
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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公开(公告)号：CN102214916B
公开(公告)日：2014-11-05
申请号：CN201010534194.5
申请日：2010-11-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0259 , H01L2224/16225 , H01L2924/1301 , H01L2924/13034 , H01L2924/1305 , H01L2924/13091 , H01L2924/00 , H01L2924/00014
Abstract: 本发明揭示的一种静电放电(ESD)保护电路，包括至少一双极晶体管。至少一绝缘架构设置在基板中。至少一绝缘架构用于电性绝缘至少一双极晶体管的二端点。至少一二极管电性耦接至少一双极晶体管。至少一二极管的一结界面设置相邻于至少一绝缘架构。本发明能够借由释放ESD电流，内部电路可实质上地免于被破坏。
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Patent Agency Ranking
公开(公告)号：CN101399287A
公开(公告)日：2009-04-01
申请号：CN200810211719.4
申请日：2008-09-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7835 , H01L29/0653 , H01L29/4933 , H01L29/66659
Abstract: 本发明提供一种横向扩散金属氧化物半导体(LDMOS)，其结构包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成的浅沟槽隔离区被用来承受施加到漏极的高电压，并且浅沟槽隔离区与半导体衬底结合以形成凹陷。这样，浅沟槽隔离区的表面低于半导体衬底的表面。可选择地，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。本发明的LDMOS结构不仅减小了“导通”电阻，而且增加了击穿电压。
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公开(公告)号：CN1817782A
公开(公告)日：2006-08-16
申请号：CN200510127725.8
申请日：2005-12-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81C1/00 , B81B2201/047
Abstract: 本发明提供一种微机电透明基底与其制程，其具有微机电系统位于其第一侧上，包括：形成不透明层于透明基底的与第一侧相反的第二侧上，不透明层包括第一材料，第一材料可由微机电系统释放制程移除；以及形成第二层于不透明层上，第二层包括第二材料，以防止在前端制造线时前端机械线因第一材料所造成的污染。本发明所述的微机电透明基底与其制程，可使得不透明层与第二层在前段线处理时保护基底背面，且避免因不透明层的第一材料在制程设备中产生污染，增加在预防性的维护操作间的生产片数，再者，可减少在现有前段线处理中的额外的Ti/OX移除步骤，且可减少因Ti/OX移除对循环时间与生产力所造成的负面影响，从而减少成本。
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公开(公告)号：CN101771089A
公开(公告)日：2010-07-07
申请号：CN200910150018.9
申请日：2009-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L29/0619
Abstract: 一种高电压肖特基二极管，包括形成在半导体衬底上并具有第一宽度的深P阱。掺杂P阱设置在所述深P阱上方，并具有小于所述深P阱宽度的第二宽度。N型保护环围绕所述第二掺杂阱的上表面形成。肖特基金属设置在所述第二掺杂阱和N型保护环的上表面。
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公开(公告)号：CN101399287B
公开(公告)日：2010-06-02
申请号：CN200810211719.4
申请日：2008-09-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7835 , H01L29/0653 , H01L29/4933 , H01L29/66659
Abstract: 本发明提供一种横向扩散金属氧化物半导体(LDMOS)，其结构包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成的浅沟槽隔离区被用来承受施加到漏极的高电压，并且浅沟槽隔离区与半导体衬底结合以形成凹陷。这样，浅沟槽隔离区的表面低于半导体衬底的表面。可选择地，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。本发明的LDMOS结构不仅减小了“导通”电阻，而且增加了击穿电压。
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公开(公告)号：CN101593751A
公开(公告)日：2009-12-02
申请号：CN200810212849.X
申请日：2008-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L27/06 , H01L27/08 , H01L29/872
CPC classification number: H01L27/0629 , H01L29/0619 , H01L29/0649 , H01L29/872
Abstract: 一种集成电路结构，包括：一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。
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