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公开(公告)号：CN113488484A
公开(公告)日：2021-10-08
申请号：CN202110476646.7
申请日：2021-04-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。
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公开(公告)号：CN113299662A
公开(公告)日：2021-08-24
申请号：CN202110577128.4
申请日：2021-05-26
申请人： 台湾积体电路制造股份有限公司
发明人： 吕俊颉 , 乔治奥斯韦理安尼堤斯 , 马可范达尔 , 杨世海 , 林佑明
IPC分类号： H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。铁电层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。缓冲层包括金属氧化物，且缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。
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公开(公告)号：CN113299660A
公开(公告)日：2021-08-24
申请号：CN202110564211.8
申请日：2021-05-24
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 提供一种三维存储器器件及一种三维存储器器件的制造方法。所述三维存储器器件包括第一堆叠结构及第二堆叠结构、隔离柱、栅极介电层、沟道层及导电柱。堆叠结构在侧向上彼此间隔开。堆叠结构分别包括交替堆叠的绝缘层与导电层。隔离柱在堆叠结构之间在侧向上延伸。隔离柱进一步突出到堆叠结构中，且堆叠结构之间的空间被划分成单元区。栅极介电层分别形成在单元区中的一者中，且覆盖堆叠结构的相对侧壁及隔离柱的侧壁。沟道层分别覆盖栅极介电层中的一者的内表面。导电柱各别地位于单元区内，且在侧向上被沟道层环绕。
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公开(公告)号：CN113299655A
公开(公告)日：2021-08-24
申请号：CN202110573358.3
申请日：2021-05-25
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 本发明实施例是有关于一种存储器装置和其形成方法。一种3D存储阵列包括一行的多个堆叠，每个堆叠具有交替的多个栅极条和多个介电条。多个介电插塞设置在堆叠之间并界定多个单元区域。数据存储膜和沟道膜在单元区域的侧面上邻近堆叠设置。单元区域的中间区域填充有单元内介电质。多个源极线和多个漏极线形成穿过单元内介电质的多个通孔。源极线和漏极线各自设置有朝向单元区域内部的凸起部。凸起部增加源极线和漏极线的面积，而不减小沟道长度。在本揭露内容中的一些教示内容中，通过将数据存储膜或沟道层限制在与堆叠相邻的单元区域的侧面来增加源极线和漏极线的面积。
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公开(公告)号：CN113284908A
公开(公告)日：2021-08-20
申请号：CN202110513076.4
申请日：2021-05-11
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 本发明实施例的一种存储器器件包括多层堆叠、沟道层、存储器材料层及至少三个导电柱。多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。存储器材料层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。导电柱由沟道层及存储器材料层环绕，其中所述至少三个导电柱分别电连接到导电线。
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公开(公告)号：CN113097214A
公开(公告)日：2021-07-09
申请号：CN202010673040.8
申请日：2020-07-14
申请人： 旺宏电子股份有限公司
发明人： 吕函庭
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L27/11587 , H01L27/1159 , H01L27/11597 , H01L29/06
摘要： 本发明公开了一种半导体装置及其阵列布局及包括其的封装结构，其中，半导体装置包括一叠层以及多个存储器串行。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串行沿着一第一方向穿过叠层，各个存储器串行包括一通道层、一存储器结构、一第一导电柱及一第二导电柱。通道层沿着第一方向延伸。存储器结构设置于叠层与通道层之间。第一导电柱及第二导电柱沿着第一方向延伸且彼此电性隔离，并分别耦接于通道层的一第一位置及一第二位置，第一位置相对于第二位置，其中存储器结构环绕第一位置而暴露第二位置。
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公开(公告)号：CN112992917A
公开(公告)日：2021-06-18
申请号：CN202011493046.3
申请日：2020-12-17
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/11585 , H01L27/1159 , H01L27/11587
摘要： 本公开的各种实施例是针对包含设置于基板中的一对源极/漏极区的集成芯片。栅极介电层覆盖基板且横向地在该对源极/漏极区之间与该对源极/漏极区间隔开。铁电结构覆盖栅极介电层。铁电结构包含铁电层以及网格结构。铁电层包含横向地彼此隔开的多个片段，且网格结构横向地包围铁电层的每个片段。
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公开(公告)号：CN112701161A
公开(公告)日：2021-04-23
申请号：CN202011060573.5
申请日：2020-09-30
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L27/1159 , H01L27/11597 , H01L27/11587
摘要： 本发明的各个实施例针对金属‑铁电‑绝缘体‑半导体(MFIS)存储器器件和用于形成MFIS存储器器件的方法。根据MFIS存储器器件的一些实施例，下部源极/漏极区域和上部源极/漏极区域垂直堆叠。半导体沟道位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面。半导体沟道从下部源极/漏极区域延伸至上部源极/漏极区域。控制栅电极沿着半导体沟道的侧壁并且还沿着下部源极/漏极区域和上部源极/漏极区域的单独的侧壁延伸。栅极介电层和铁电层将控制栅电极与半导体沟道以及下部源极/漏极区域和上部源极/漏极区域分隔开。本发明的实施例涉及存储器器件及其形成方法。
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公开(公告)号：CN110047844B
公开(公告)日：2020-11-10
申请号：CN201910290800.4
申请日：2019-04-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/11587 , H01L27/1159 , H01L27/11597
摘要： 本发明提供了一种三维垂直单晶体管铁电存储器及其制备方法。该铁电存储器包括：衬底；绝缘介质层，设置于衬底上；沟道结构，贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区；栅堆叠结构，环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极。具有上述结构的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
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公开(公告)号：CN110277409A
公开(公告)日：2019-09-24
申请号：CN201811453960.8
申请日：2018-11-30
申请人： 爱思开海力士有限公司
IPC分类号： H01L27/11587 , H01L27/1159 , H01L29/51 , H01L29/78
摘要： 本发明公开了一种铁电存储器件。在一个实施例中，所述铁电存储器件包括半导体衬底，设置在所述半导体衬底的第一区域中的NMOS型第一铁电存储单元晶体管，以及设置在所述半导体衬底的与所述第一区域相邻的第二区域中的PMOS型第二铁电存储单元晶体管。所述第一铁电存储单元晶体管的第一栅电极层与所述第二铁电存储单元晶体管的第二栅电极层彼此电连接。
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