-
公开(公告)号：CN1904726B
公开(公告)日：2011-03-09
申请号：CN200610090053.2
申请日：2006-06-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/36
Abstract: 本发明是有关于一种产生光罩图案的方法和系统，此方法包括利用复数个像素来表示光罩图案，其中每一像素具有一光罩透明度系数。初始化一控制参数，并产生此光罩图案的一代表。此方法透过一成本函数和一波兹曼几率函数(Boltzmann Probability Function)来决定是否接受光罩图案的代表，其中成本函数与光罩图案和目标基材图案有关，而波兹曼几率函数与成本函数及控制参数有关。重复产生光罩图案的代表的步骤和决定光罩图案的代表的接受步骤，直至稳定光罩图案。根据退火程序减少此控制参数。重复产生光罩图案的代表的步骤、决定步骤、重做步骤、和减少控制参数的步骤，直至最佳化此光罩图案。
-
公开(公告)号：CN1904726A
公开(公告)日：2007-01-31
申请号：CN200610090053.2
申请日：2006-06-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/36
Abstract: 本发明是有关于一种设计光罩布局与产生光罩图案的方法和系统，此方法包括利用复数个像素来表示光罩布局，其中每一像素具有一光罩透明度系数。初始化一控制参数，并产生此光罩布局的一代表。此方法透过一成本函数和一波兹曼几率函数(Boltzmann Probability Function)来决定是否接受光罩布局的代表，其中成本函数与光罩布局和目标基材图案有关，而波兹曼几率函数与成本函数及控制参数有关。重复产生光罩布局的代表的步骤和决定光罩布局的代表的接受步骤，直至稳定光罩布局。根据退火程序减少此控制参数。重复产生光罩布局的代表的步骤、决定步骤、重做步骤、和减少控制参数的步骤，直至最佳化此光罩布局。
-
公开(公告)号：CN1670914A
公开(公告)日：2005-09-21
申请号：CN200410080593.3
申请日：2004-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/00 , G03F7/00 , G06F17/50
CPC classification number: G03F7/70616 , G03F7/70441 , G06T7/0004 , G06T2207/30148
Abstract: 一种在半导体与罩幕制造中改善晶圆上的图案化特征结构的临界尺寸均匀性的方法。在一实施例中，提供一种评估装置以评估形成于晶圆上的若干个电路布置的临界尺寸分布，该若干个电路布置由一罩幕定义。在该若干个电路布置上执行一逻辑操作，以撷取图案化特征结构。将图案化特征结构和设计规则做比较，假如图案化特征结构与设计规则之有偏差或差距，则此差距可经由调整微影的可调式参数(例如罩幕制造)来做补偿。
-
公开(公告)号：CN111128768B
公开(公告)日：2024-11-15
申请号：CN201911043962.4
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例公开制造重布线路结构的方法，且所述方法中的一种包括以下步骤。在管芯及包封所述管芯的包封体之上形成晶种层。在所述晶种层之上形成光刻胶材料。使用等于或小于0.18的数值孔径，通过相移掩模将所述光刻胶材料曝光于I线步进光刻机内的I线波长。将所述光刻胶材料显影以形成光刻胶层，所述光刻胶层包括光刻胶图案及所述光刻胶图案之间的开口。在所述开口中形成导电材料。移除所述光刻胶图案，以形成导电图案。通过使用所述导电图案作为掩模，局部地移除所述晶种层，以在所述导电图案下方形成晶种层图案，其中重布线导电图案分别包括所述晶种层图案及所述导电图案。
-
公开(公告)号：CN104460236B
公开(公告)日：2017-04-12
申请号：CN201410305880.3
申请日：2014-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/70275 , G03F7/70008 , G03F7/7015 , G03F7/70208 , G03F7/70358 , G03F7/70716 , G03F7/70725 , H01L21/682
Abstract: 本发明提供用于光刻的高生产量和小占位面积扫描曝光的系统和方法。一种光刻系统，其包括辐射源和曝光工具，曝光工具包括在第一方向上密集地封装的多个曝光柱。每个曝光柱都包括被配置成经过辐射源的曝光区域。该系统还包括：晶圆载体，被配置成固定并且沿着垂直于第一方向的第二方向移动一个或多个晶圆，使得一个或多个晶圆通过曝光工具曝光，以沿着第二方向形成图案。一个或多个晶圆覆盖有光刻胶层并且在晶圆载体上以第二方向对准。
-
Patent Agency Ranking
公开(公告)号：CN103293871B
公开(公告)日：2015-11-18
申请号：CN201210563050.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/00 , G03F1/00 , G03F7/70433 , G06F17/5081 , G06F19/00 , G21K5/00
Abstract: 描述了一种光刻工艺中的数据准备的方法。该方法包括在图形数据库系统GDS网格中提供集成电路(IC)布局设计，将IC布局设计GDS网格转换成第一曝光网格，对第一曝光网格应用无方向性抖动技术，在对第一曝光网格应用抖动的同时，对第一曝光网格应用网格移位，以生成网格移位曝光网格，并且对网格移位曝光网格应用抖动，并且将第一曝光网格(在接受抖动之后)与网格移位曝光网格(在接受抖动之后)相加，以生成第二曝光网格。本发明还提供了一种无方向性抖动方法。
-
公开(公告)号：CN103293870B
公开(公告)日：2015-06-24
申请号：CN201210387380.X
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F1/36
Abstract: 本发明涉及一种光刻处理中的数据准备的方法。该数据准备的方法包括：在图形数据库系统(GDS)网格中提供集成电路(IC)布局设计，通过对子像素曝光网格应用误差扩散和网格移位技术，将IC布局设计GDS网络转换为第二曝光网格。本发明还提供了一种误差扩散和网格移位的算法。
-
公开(公告)号：CN102683182B
公开(公告)日：2015-06-10
申请号：CN201110352647.7
申请日：2011-11-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01J37/317
CPC classification number: G03F7/2059 , B82Y10/00 , B82Y40/00 , H01J37/3007 , H01J37/317 , H01J37/3177 , H01J2237/31761 , H01J2237/31774
Abstract: 一种电子束写入系统以及电子束写入方法，该方法包括：配置一介质在一电子束写入装置中，以使得上述介质通过一平台的协助，且曝光于一电子束源之下；以及通过使用上述电子束源的多个独立控制电子束，写入一图形至上述介质中，其中上述图形包括多个书写带，以及其中还使用上述独立控制电子束中的多个电子束写入每一平行的上述书写带。本发明的电子束写入方法更为有效。
-
公开(公告)号：CN103293871A
公开(公告)日：2013-09-11
申请号：CN201210563050.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/00 , G03F1/00 , G03F7/70433 , G06F17/5081 , G06F19/00 , G21K5/00
Abstract: 描述了一种光刻工艺中的数据准备的方法。该方法包括在图形数据库系统GDS网格中提供集成电路(IC)布局设计，将IC布局设计GDS网格转换成第一曝光网格，对第一曝光网格应用无方向性抖动技术，在对第一曝光网格应用抖动的同时，对第一曝光网格应用网格移位，以生成网格移位曝光网格，并且对网格移位曝光网格应用抖动，并且将第一曝光网格(在接受抖动之后)与网格移位曝光网格(在接受抖动之后)相加，以生成第二曝光网格。本发明还提供了一种无方向性抖动方法。
-
公开(公告)号：CN1632915A
公开(公告)日：2005-06-29
申请号：CN200310124402.4
申请日：2003-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/82 , H01L21/66 , G03F7/00 , G03F1/00
Abstract: 本发明提供在集成电路制造上辨别不良图形节距以增进微影制程的方法。在一定的照明条件下，可根据聚焦深度或关键尺寸一致性在一图形节距范围的变化决定不良而应受禁止的图形节距。进一步可在设计规则中限制不能使用禁止图形节距(forbidden pitches)，则不必使用下一代的曝光工具微影制程即能有足够共同制程空间(process window)以含盖处理关键尺寸越来越小的下一代组件。因此，能增进光学制程空间而使图案化制程的效果和芯片制造的合格率提升。
-
-
-
-
-
-
-
-
-
Search Results
38
records
(took 0.034 seconds)
