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公开(公告)号：CN115312460A
公开(公告)日：2022-11-08
申请号：CN202210393695.9
申请日：2022-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/02 , H01L27/092
Abstract: 本揭示文件提供一种制造集成电路的方法以及一种储存媒体。该方法包含产生两个第一型主动区以及两个第二型主动区，并产生与两个第一型主动区以及两个第二型主动区相交的栅极条。该方法进一步包含以p型晶体管多晶硅延展效应与n型晶体管多晶硅延展效应之间的一差异的一判断结果为基准，规划与该栅极条相交的一或多个多晶硅切割层的图案。
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公开(公告)号：CN110021664B
公开(公告)日：2022-08-16
申请号：CN201811446592.4
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
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公开(公告)号：CN114784000A
公开(公告)日：2022-07-22
申请号：CN202110776630.8
申请日：2021-07-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238 , G06F30/398
Abstract: 一种半导体元件、制造与其设计方法，半导体元件包含基材及位于基材的第一侧上的第一主动区。此半导体元件还包含围绕第一主动区的第一部分的第一栅极结构。此半导体元件还包含位于基材的第二侧上的第二主动区，其中第二侧相对于第一侧。此半导体元件还包含围绕第二主动区的第一部分的第二栅极结构。此半导体元件还包含延伸穿过基材的栅极介层窗，其中栅极介层窗直接连接第一栅极结构，且栅极介层窗直接连接第二栅极结构。
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公开(公告)号：CN113889471A
公开(公告)日：2022-01-04
申请号：CN202110185497.9
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了一种集成电路上的单元。该单元包括：鳍结构；中间鳍结构连接金属轨道，布置在鳍结构上面的中间鳍结构连接金属层中，中间鳍结构连接金属轨道连接至鳍结构；以及第一中间栅极连接金属轨道，布置在中间鳍结构连接金属层上面的中间栅极连接金属层中，第一中间栅极连接金属轨道连接至中间鳍结构连接金属轨道。第一电源端子施加到中间栅极连接金属轨道。本申请的实施例还涉及集成电路上的单元组件和制造集成电路上的半导体结构的方法。
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公开(公告)号：CN107424958B
公开(公告)日：2021-10-29
申请号：CN201710298768.5
申请日：2017-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/11 , H01L27/088
Abstract: 本发明的实施例提供了一种制造包括FinFET的半导体器件的鳍的方法，包括：形成包括半导体衬底和加盖半导体鳍的结构，加盖半导体鳍被组织成至少第一集合和第二集合，第一集合的每个构件包含具有第一蚀刻灵敏度的第一盖，并且第二集合的每个构件包含具有第二蚀刻灵敏度的第二盖，第二蚀刻灵敏度不同于第一蚀刻灵敏度；以及从结构去除消除第一集合的选择构件和第二集合的选择构件。本发明的实施例还提供了一种包括鳍的半导体器件。
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Patent Agency Ranking
公开(公告)号：CN113450844A
公开(公告)日：2021-09-28
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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公开(公告)号：CN113363258A
公开(公告)日：2021-09-07
申请号：CN202110530280.7
申请日：2021-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明的实施例公开了集成电路及其形成方法。集成电路包括第一电源轨、第二电源轨、信号线和第一组晶体管的第一有源区。第一电源轨在衬底的背侧上，并且在第一方向上延伸。第二电源轨在衬底的背侧上，在第一方向上延伸，并且在不同于第一方向的第二方向上与第一电源轨分离。信号线在衬底的背侧上，并且在第一方向上延伸，并且在第一电源轨和第二电源轨之间。第一组晶体管的第一有源区在第一方向上延伸，并且在衬底的与背侧相对的前侧的第一层级上。
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公开(公告)号：CN113327922A
公开(公告)日：2021-08-31
申请号：CN202110126664.2
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092
Abstract: 在此揭示的一集成电路包括：若干单元行，这些单元行在一第一方向上延伸；及一多位元单元，该多位元单元具有包括于这些单元行中的若干位元单元。这些位元单元包括M个位元单元，且该M个位元单元的一第N个位元单元的一输出信号是该M个位元单元的一第(N+1)个位元单元的一输入信号，N及M为正整数。这些位元单元的一第一位元单元及这些位元单元的一第M个位元单元是对角地配置于该多位元单元中的不同单元行中，且该第N个位元单元及该第(N+1)个位元单元是对角地配置于该多位元单元中的不同单元行中。
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公开(公告)号：CN108133933B
公开(公告)日：2021-01-22
申请号：CN201711176345.2
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L27/118 , H01L27/085 , G06F30/392
Abstract: 一种集成电路结构包括第一阱、以及第一注入集合和第二注入集合。第一阱包括第一掺杂剂类型、在第一方向上延伸并具有第一宽度的第一部分、和与第一部分相邻的第二部分。第二部分在第一方向上延伸并且具有大于第一宽度的第二宽度。第一注入集合在第一阱的第一部分中，并且第二注入集合在第一阱的第二部分中。第一注入集合中的至少一个注入被配置为耦合至第一电源电压。第二注入集合中的每个注入具有不同于第一注入集合的第一掺杂剂类型的第二掺杂剂类型。本发明的实施例还涉及集成电路、用于形成集成电路的系统和方法。
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公开(公告)号：CN108122984B
公开(公告)日：2020-12-29
申请号：CN201710965516.3
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/308
Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
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