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公开(公告)号：CN117406052A
公开(公告)日：2024-01-16
申请号：CN202311323680.6
申请日：2023-10-13
IPC分类号： G01R31/26
摘要： 本发明提供了一种IGBT器件内部结温获取方法、计算系统、存储介质及装置，属于功率半导体技术领域，该方法包括：获取I GBT模块确定I GBT芯片开启电压随温度变化的系数kV、I GBT芯片导通电阻随温度变化的系数kR；获取基准温度下I GBT模块各芯片电流的分布情况I；获取待测温度下I GBT模块各芯片电流的分布情况I’；根据kV、kR、I、I'计算得到待测温度下I GBT模块内部个芯片的温度分布情况。该方法通过获取I GBT模块的电流分布情况来获取I GBT模块内部各芯片的结温情况，可操作性强，能够降低I GBT模块各芯片的获取难度，能够解决实际测量I GBT模块各芯片结温较为困难的现状。
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公开(公告)号：CN117393610A
公开(公告)日：2024-01-12
申请号：CN202311609888.4
申请日：2023-11-29
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06 , H01L29/08 , H01L29/16 , H01L29/423
摘要： 本发明公开了一种高可靠性的沟槽型碳化硅MOSFET及制备方法，属于功率器件技术领域。其技术方案为：一种高可靠性的沟槽型碳化硅MOSFET，包括嵌设在芯片基底上表面的集成模块，以及覆盖于集成模块上表面的共覆金属层；集成模块包括自芯片基底边缘至芯片基底中央间隔分布的若干个元胞；元胞包括肖特基区，对称设置在肖特基区外侧的两个沟槽型栅氧化区，以及对称设置在两个沟槽型栅氧化区外侧的两个源极区；源极区包括源极P+区，在若干个元胞中源极P+区的宽度自边缘至中央呈递增分布。本发明的有益效果是：本发明提供的一种高可靠性的沟槽型碳化硅MOSFET元胞面积小、单位面积电流密度高、芯片温度分布均匀。
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公开(公告)号：CN117393609A
公开(公告)日：2024-01-12
申请号：CN202311591602.4
申请日：2023-11-27
申请人： 北京智慧能源研究院 , 国网安徽省电力有限公司电力科学研究院
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明公开了一种碳化硅MOSFET器件及其制备方法，涉及半导体器件领域。该器件包括：由底到顶的衬底层、缓冲层和漂移层；漂移层中从一端到另一端嵌有多个p阱区；每两个p阱区之间设置肖特基区；肖特基区与p阱区之间为结型场效应管区；肖特基区中设置两个肖特基接触p+区；p阱区中嵌有两个n+源区和一个位于中间的源极p+区；漂移层中从一端开始每两个p阱区构成一个p阱区组；p阱区组中的源极p+区的宽度相同；漂移层中的p阱区组的源极p+区的宽度从器件的边缘至器件的中央呈递增分布；p阱区的上表面设置栅氧化层和多晶硅层；栅氧化层和多晶硅层的外表面包裹隔离介质层。本发明能提高碳化硅MOSFET器件的可靠性。
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公开(公告)号：CN117238955A
公开(公告)日：2023-12-15
申请号：CN202311375977.7
申请日：2023-10-23
申请人： 北京智慧能源研究院
IPC分类号： H01L29/417 , H01L23/31
摘要： 本发明涉及一种带有终端结构的功率半导体器件，其包括具有第一导电类型的衬底层和具有第一导电类型的漂移层；所述漂移层设有第一掺杂区域和第二掺杂区域，所述第一掺杂区域位于第二掺杂区域的下方，所述第二掺杂区域位于漂移层表面；所述第二掺杂区域上设有主结，所述第一掺杂区域设有至少一个具有第二导电类型的第一场限环，其通过对场限环位置进行优化，以调节表面电场的横向和纵向扩展，使得在不增加终端结构所占半导体面积的情况下，可大大提高半导体终端的耐压水平，减少表面电荷对器件耐压水平的影响，使半导体器件终端的电场集中效应得到缓解，提升了器件的阻断特性。并有效降低界面电荷对器件阻断特性的影响，有效改善表面电场集中效应。
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公开(公告)号：CN115763409A
公开(公告)日：2023-03-07
申请号：CN202211406272.2
申请日：2022-11-10
申请人： 北京智慧能源研究院
IPC分类号： H01L23/48 , H01L23/485 , H01L23/498
摘要： 本发明公开了芯片电极引出结构及其封装结构、功率半导体器件模块，芯片电极引出结构包括：第一源极模块的第一侧面、第二源极模块的第一侧面、栅极模块的第一侧面、功率芯片的漏极均固定至漏极金属板的第一侧面上；第一源极模块的第二侧面与功率芯片的源极连接并引出，将引出的电极作为开尔文源极；第二源极模块的第二侧面与功率芯片的源极连接并引出，将引出的电极作为功率回路源极；栅极模块的第二侧面与功率芯片的栅极连接并引出。本发明实施例将功率芯片的三个电极引出，从而在后续的压接式封装中，在功率芯片不直接承受压力的同时，实现了压接式封装和短路失效。
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公开(公告)号：CN115584469A
公开(公告)日：2023-01-10
申请号：CN202211118561.2
申请日：2022-09-13
申请人： 北京智慧能源研究院 , 国网安徽省电力有限公司电力科学研究院
摘要： 本发明属于半导体制造领域，具体涉及一种增加碳化硅台阶金属层覆盖厚度的方法，所述方法包括如下步骤：金属淀积，对完成介质层台阶蚀刻的碳化硅晶圆进行溅射形成金属层；反溅射，采用氩离子轰击所述金属层以消除台阶间的封口；重复所述金属淀积和反溅射直至碳化硅台阶覆盖厚度达到设计要求。本发明通过反溅射对台阶上部和台阶间槽口的金属层进行刻蚀以达到清除台阶间槽口的金属层以避免槽口过早闭合；通过多次金属淀积和反溅射的循环加工实现了提高台阶底部填充厚度避免槽口封闭的有益技术效果。
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公开(公告)号：CN103872144B
公开(公告)日：2016-08-24
申请号：CN201410081630.6
申请日：2014-03-06
IPC分类号： H01L29/861 , H01L29/06 , H01L21/329
摘要： 本发明涉及一种软快恢复二极管及其制造方法。二极管包括N型本征区、背N+缓冲区、阳极金属层和阴极金属层，背N+缓冲区设置于N型本征区的背面，在N型本征区的正面和阳极金属层之间设有P型发射区，在阳极金属层的两端对称设有掩蔽氧化层，在有源区的边界处设有P型高阻区，在有源区的中心处设有P+欧姆接触层；全局寿命控制区设置于二极管的整体，覆盖二极管的所有结构层；在二极管的轴向方向上，局域寿命控制层位于P型发射区内靠近P+欧姆接触层的位置上，在二极管的垂直于轴向的方向上，局域寿命控制层位于P型发射区和P型高阻区组成的平面内。本发明通过采用全局加局域寿命控制方式，实现器件的软快恢复特性；通过增加高阻区，提高器件的抗雪崩能力。
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公开(公告)号：CN104701153A
公开(公告)日：2015-06-10
申请号：CN201410853925.0
申请日：2014-12-31
IPC分类号： H01L21/28 , H01L21/285 , H01L21/67
CPC分类号： H01L21/28 , H01L21/285 , H01L21/28506
摘要： 本发明提出了一种金属电极制造装置，装置包括由下至上依次设置的载片台(1)、盖板(4)和固定件(5)，载片台(1)由在同一平面上的至少两块载片件组成，金属掩膜罩(2)跨放在其上；位于金属掩膜罩(2)上方的所述盖板(4)剖面为拉长的倒置凹槽，其两端的凸块支撑在所述载片件上；依据设于硅片上的芯片的电极形状敷设的金属掩膜罩(2)。使用该金属电极制造装置的金属电极制造方法在蒸镀过程中，金属通过金属掩膜罩的窗口到达硅片表面，在指定的区域淀积形成厚金属电极，减少了一次光刻和一次金属刻蚀工艺，缩短了加工周期，降低了生成成本。
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公开(公告)号：CN103872144A
公开(公告)日：2014-06-18
申请号：CN201410081630.6
申请日：2014-03-06
IPC分类号： H01L29/861 , H01L29/06 , H01L21/329
CPC分类号： H01L29/872 , H01L29/0684 , H01L29/66143
摘要： 本发明涉及一种软快恢复二极管及其制造方法。二极管包括N型本征区、背N+缓冲区、阳极金属层和阴极金属层，背N+缓冲区设置于N型本征区的背面，在N型本征区的正面和阳极金属层之间设有P型发射区，在阳极金属层的两端对称设有掩蔽氧化层，在有源区的边界处设有P型高阻区，在有源区的中心处设有P+欧姆接触层；全局寿命控制区设置于二极管的整体，覆盖二极管的所有结构层；在二极管的轴向方向上，局域寿命控制层位于P型发射区内靠近P+欧姆接触层的位置上，在二极管的垂直于轴向的方向上，局域寿命控制层位于P型发射区和P型高阻区组成的平面内。本发明通过采用全局加局域寿命控制方式，实现器件的软快恢复特性；通过增加高阻区，提高器件的抗雪崩能力。
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公开(公告)号：CN104934470B
公开(公告)日：2018-05-29
申请号：CN201410101546.6
申请日：2014-03-18
IPC分类号： H01L29/739 , H01L29/06 , H01L21/331
摘要： 本发明涉及微电子技术领域中的半导体器件的制造工艺技术，具体涉及一种IGBT芯片及其制造方法。本发明在离子注入形成N+和P+区的同时对多晶硅栅进行掺杂，避免了传统工艺制作多晶硅栅的繁琐工艺流程，同时可以减少一道光刻版。元胞结构中采用Spacer结构，可以避免套刻误差，确保元胞沟道的一致性，改善器件的动态特性，同时可以再省一道光刻版。本发明的工艺流程为：栅氧化→低压化学气相淀积→多晶硅注入→多晶硅光刻→多晶硅刻蚀→P阱区注入→N+注入→P+注入。从多晶硅栅的形成到P+区形成的工艺流程中，至少减少了两次光刻，大大减少了工艺步骤，节约了器件制造的工艺成本。
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