-
公开(公告)号：CN110323219B
公开(公告)日：2022-04-26
申请号：CN201811440548.2
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/761 , H01L21/8249
Abstract: 本揭露涉及半导体装置及其制造方法。一种半导体装置，其包含衬底、一对晶体管装置及隔离区。所述对晶体管装置安置于所述衬底上。所述对所述晶体管装置中的每一者包含沟道、在所述沟道上方的栅极电极，及在所述栅极电极旁边的源极/漏极区。所述隔离区安置于所述对所述晶体管装置的所述源极/漏极区之间。所述隔离区具有第一掺杂类型，所述第一掺杂类型与所述源极/漏极区的第二掺杂类型相反。
-
公开(公告)号：CN110021597B
公开(公告)日：2022-04-19
申请号：CN201811446625.5
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
-
公开(公告)号：CN107785429B
公开(公告)日：2022-03-25
申请号：CN201611093056.1
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 一种在基板上形成鳍片的方法被提出。此方法包括沉积第一鳍片间隔与第二鳍片间隔在具有一硬遮罩的基板的多个位置上，其中第一鳍片间隔包括所需第一鳍片间隔与虚设第一鳍片间隔，且第二鳍片间隔包括所需第二鳍片间隔与虚设第二鳍片间隔。此方法还包括在第一鳍片间隔与第二鳍片间隔之下的基板上形成鳍片。鳍片包括多个虚设鳍片与多个所需鳍片。此方法还包括个别地移除虚设第一鳍片间隔，而不移除虚设第二鳍片间隔，移除虚设第二鳍片间隔，以及移除虚设鳍片。
-
公开(公告)号：CN110729264B
公开(公告)日：2021-12-24
申请号：CN201910308673.6
申请日：2019-04-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/482 , H01L23/535 , H01L27/02
Abstract: 本发明的实施例提供了集成电路结构、布局图方法和系统。IC结构包括第一金属层中的第一多个金属区段，位于第一金属层上方的第二金属层中的第二多个金属区段，以及位于第二金属层上方的第三金属层中的第三多个金属区段。第一多个金属区段和第三多个金属区段中的金属区段在第一方向上延伸，以及第二多个金属区段的金属区段在与第一方向垂直的第二方向上延伸。第三多个金属区段的节距小于第二多个金属区段的节距。
-
公开(公告)号：CN107305862B
公开(公告)日：2021-10-15
申请号：CN201710256641.7
申请日：2017-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本案揭露一种集成电路及其制造方法。本案提供一集成电路实例，此集成电路具有含金属切割的高阶二维金属连接，且提供制造此集成电路的方法。用于制造集成电路的导电互连层的示例性方法可包含：通过使用远紫外线微影术在集成电路的导电互连层上图案化导电连接件部分，其中导电连接件部分经图案化以横穿集成电路的不同层中的多个半导体结构而延伸；及将导电连接件部分切割为多个导电连接件段，其中导电连接件部分是通过从半导体结构之间的金属连接件部分的一或更多个位置上移除导电材料而切割的。本案的制造方法透过远紫外线微影术图案化导电连接件部分及移除导电材料切割导电连接件部分，如此使金属连接制程在单个半导体层上提供金属互连装置。
-
Patent Agency Ranking
公开(公告)号：CN107798158B
公开(公告)日：2021-07-13
申请号：CN201710732995.4
申请日：2017-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本发明公开了一种制造集成电路的布局设计的形成方法。该方法包括基于设计标准生成集成电路的第一布局，生成集成电路的标准单元布局，基于第一布局和标准单元布局生成集成电路的通孔颜色布局，并基于设计规则对通孔颜色布局实施颜色检查。第一布局具有布置为多个第一行和多个第一列的第一组通孔。标准单元布局包括标准单元和布置在标准单元中的第二组通孔。通孔颜色布局包括第三组通孔。第三组通孔包括第二组通孔的部分和对应的位置，以及对应的通孔子组的颜色。本发明还公开了制造集成电路的布局设计的系统及计算机可读介质。
-
公开(公告)号：CN108231733B
公开(公告)日：2021-06-22
申请号：CN201711064077.5
申请日：2017-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528
Abstract: 一种半导体元件，包括至少一第一栅极带、至少一第二栅极带、至少一第一导电线和至少一第一导电通孔。此至少一第一栅极带的一端表面和此至少一第二栅极带的一端表面彼此相对。此至少一第一导电线在此至少一第一栅极带和此至少一第二栅极带上方并且跨此至少一第一栅极带的此端表面和此至少一第二栅极带的此端表面。此至少一第一导电通孔连接此至少一第一导线与此至少一第一栅极带。
-
公开(公告)号：CN107393919B
公开(公告)日：2021-03-16
申请号：CN201710312147.8
申请日：2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
-
公开(公告)号：CN110660427A
公开(公告)日：2020-01-07
申请号：CN201910573431.X
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/402 , G11C11/408 , G11C11/4094
Abstract: 本发明的一些实施例涉及存储器件。该存储器件包括有源电流路径，该有源电流路径包括磁隧道结(MTJ)；以及参考电流路径，该参考电流路径包括参考电阻元件。参考电阻元件的电阻与MTJ的电阻不同。异步延迟感测元件具有连接至有源电流路径的第一输入端和连接至参考电流路径的第二输入端。异步延迟感测元件被配置为感测有源电流路径上的第一上升或下降沿电压与参考电流路径上的第二上升或下降沿电压之间的延时。异步延迟感测元件还被配置为基于延时确定存储在MTJ中的数据状态。
-
公开(公告)号：CN110556362A
公开(公告)日：2019-12-10
申请号：CN201910462226.6
申请日：2019-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L27/088 , H01L21/8234
Abstract: 本发明实施例涉及一种集成背侧电源网格的半导体装置及其相关的集成电路与制造方法，所述半导体装置包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。
-
-
-
-
-
-
-
-
-
Search Results
70
records
(took 0.037 seconds)
