公开(公告)号：CN112687685A

公开(公告)日：2021-04-20

申请号：CN202011109426.2

申请日：2020-10-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄家霖 ,  张家豪 ,  王圣璁 ,  黄麟淯 ,  林天禄 ,  林佑明 ,  王志豪

IPC: H01L27/088 ,  H01L29/06 ,  H01L21/8234

Abstract: 本公开提供一种半导体结构。上述结构包含：半导体基板、在半导体基板的顶表面的第一部分之上的栅极堆叠物、在栅极堆叠物的顶表面的至少一部分之上的层叠介电层。层叠介电层至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的介电常数的材料形成，且用于形成第二子层的材料具有高于用于形成第一子层的材料的蚀刻选择比。

公开(公告)号：CN112509978A

公开(公告)日：2021-03-16

申请号：CN202010972252.6

申请日：2020-09-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄麟淯 ,  王圣璁 ,  游家权 ,  张家豪 ,  林天禄 ,  林佑明 ,  王志豪

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

Abstract: 一种半导体装置结构的形成方法，包括在一基板中形成一第一源极/漏极结构和一第二源极/漏极结构。此形成方法还包括在前述第一源极/漏极结构、前述第二源极/漏极结构及前述基板的上方形成一第一介电层。此形成方法还包括在第一沟槽中形成一栅极电极。此形成方法还包括去除前述第一介电层。此形成方法包括在前述第一源极/漏极结构及前述基板的上方形成一第一导电条状结构。此形成方法还包括部分的去除前述第一导电条状结构，以在前述第一导电条状结构中形成一第二沟槽。此形成方法还包括在前述第二沟槽中形成一第二介电层。

公开(公告)号：CN111223859A

公开(公告)日：2020-06-02

申请号：CN201911127155.0

申请日：2019-11-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄麟淯 ,  王圣璁 ,  游家权 ,  张家豪 ,  林天禄 ,  林佑明 ,  王志豪

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238

Abstract: 本发明实施例公开半导体装置及其制造方法。半导体装置包含设置在基底上方的鳍片、设置在鳍片的通道区上方的栅极结构使得栅极结构横过鳍片的源极/漏极区、设置在基底上方的多层互连结构的装置级层间介电层，其中装置级层间介电层包含第一介电层、设置在第一介电层上方的第二介电层以及设置在第二介电层上方的第三介电层，其中第三介电层的材料不同于第二介电层的材料和第一介电层的材料。半导体装置还包含与设置在装置级层间介电层中的至栅极结构的接触栅极以及设置在装置级层间介电层中的至源极/漏极区的源极/漏极接触。

公开(公告)号：CN1294643C

公开(公告)日：2007-01-10

申请号：CN02131675.9

申请日：2002-09-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 涂国基 ,  杜友伦 ,  林天禄 ,  陈椿瑶

IPC: H01L21/82

Abstract: 一种形成栅极和电容的间隙壁的制作方法，此方法的步骤如下：在基板上形成浅沟绝缘区，且在其上依次形成一垫氧化层、一蚀刻停止层和第一氧化层。向下蚀刻出一凹陷区域，在该凹陷内壁沉积第一导体层，移除第一氧化层及蚀刻停止层，并依次形成介电层、第二导体层、第一氮化硅层、氮氧化硅层覆盖在浅沟绝缘区及有源区上，在该有源区上向下蚀刻到垫氧化层，依次形成第二氮化硅层和第二氧化层，先蚀刻第二氧化层，再蚀刻第二氮化硅层最后形成氮化硅和氧化层组合而成的间隙壁。

公开(公告)号：CN111092053B

公开(公告)日：2023-12-29

申请号：CN201911005905.7

申请日：2019-10-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄麟淯 ,  游力蓁 ,  王圣璁 ,  游家权 ,  张家豪 ,  林天禄 ,  林佑明 ,  王志豪

IPC: H01L21/8234 ,  H01L27/088 ,  H01L21/768

Abstract: 根据本申请的实施例，提供了形成集成电路结构的方法，包括在晶体管的源极/漏极区域上方形成电连接至源极/漏极区域的第一源极/漏极接触插塞，形成与栅极堆叠件重叠的第一介电硬掩模，使第一源极/漏极接触插塞凹进以形成第一凹槽，在第一凹槽中形成第二介电硬掩模，使层间介电层凹进以形成第二凹槽，以及在第二凹槽中形成第三介电硬掩模。第三介电硬掩模接触第一介电硬掩模和第二介电硬掩模。本申请的实施例还提供了其他形成集成电路结构的方法以及集成电路结构。

公开(公告)号：CN105990336B

公开(公告)日：2019-06-21

申请号：CN201510055804.6

申请日：2015-02-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  廖御杰 ,  林天禄 ,  包天一

IPC: H01L27/04 ,  H01L21/77

CPC classification number: H01L23/5226 ,  H01L21/76805 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76879 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/53228 ,  H01L23/53257 ,  H01L29/41758 ,  H01L29/665 ,  H01L29/7833 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件结构。该半导体器件结构包括半导体衬底。该半导体器件结构包括位于半导体衬底上方的第一介电层。该半导体器件结构包括嵌入在第一介电层中的第一导线。该半导体器件结构包括位于第一介电层和第一导线上方的第二介电层。该半导体器件结构包括位于第二介电层上方的第二导线。第二介电层位于第一导线和第二导线之间。半导体器件结构包括穿过第二介电层以将第一导线电连接至第二导线的导电柱。导电柱彼此间隔开。本发明涉及半导体器件结构及其形成方法。

公开(公告)号：CN107180785A

公开(公告)日：2017-09-19

申请号：CN201611018346.X

申请日：2016-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建华 ,  杨岱宜 ,  庄正吉 ,  吴佳典 ,  林天禄 ,  包天一

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L23/5222 ,  H01L21/76826 ,  H01L23/53276 ,  H01L23/53295 ,  H01L21/7682 ,  H01L21/76807 ,  H01L21/76822 ,  H01L23/528

Abstract: 本公开提供半导体装置结构的形成方法。半导体装置结构的形成方法包含在半导体基底上形成介电层。半导体装置结构的形成方法还包含在介电层内形成开口。介电层的第一部分的介电常数小于介电层围绕开口的第二部分的介电常数。半导体装置结构的形成方法还包含在开口内形成导电特征部件。第二部分位于第一部分与导电特征部件之间。再者，半导体装置结构的形成方法包含将第一部分的上部改质，以增加第一部分的上部的介电常数。半导体装置结构的形成方法也包含去除第一部分的上部及第二部分。由本公开的一些实施例的方法形成的半导体装置结构的装置性能及可靠度可显著地提升。

公开(公告)号：CN105321814A

公开(公告)日：2016-02-10

申请号：CN201410488038.8

申请日：2014-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  刘相玮 ,  吴佳典 ,  李香寰 ,  林天禄

IPC: H01L21/3105

CPC classification number: H01L21/76877 ,  H01L21/02175 ,  H01L21/02178 ,  H01L21/02244 ,  H01L21/02258 ,  H01L21/0337 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/32133 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/32139 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76843

Abstract: 本发明公开了导电元件结构及其制造方法。在一些实施例中，在绝缘层中形成导电元件的方法包括：在绝缘层上方所设置的金属层中形成凹槽；在凹槽的侧壁上选择性地形成金属衬里；以及将金属层和金属衬里用作掩模，在绝缘层中蚀刻通孔。

公开(公告)号：CN104916620A

公开(公告)日：2015-09-16

申请号：CN201510108632.4

申请日：2015-03-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  林天禄 ,  连万益 ,  王志豪 ,  吴俊鹏

IPC: H01L23/538 ,  H01L21/768

CPC classification number: H01L29/66545 ,  H01L21/0214 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/47573 ,  H01L21/76897 ,  H01L29/401 ,  H01L29/4958 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/78

Abstract: 本发明实施例提供了半导体布置及其形成方法。半导体布置包括与第一有源区域的基本平坦的第一顶面相接触的导电接触件，接触件位于均具有基本垂直的外表面的第一对准间隔件和第二对准间隔件之间并且与第一对准间隔件和第二对准间隔件相接触。相比于形成在不具有基本垂直的外表面的对准间隔件之间的接触件，形成在第一对准间隔件和第二对准间隔件之间的接触件具有更期望的接触形状。相比于不是基本平坦的有源区域，第一有源区域的基本平坦的表面表示第一有源区域的基本未损坏的结构。相比于损坏的第一有源区域，基本未损坏的第一有源区域具有与接触件的更大的接触面积和较低的接触电阻。

公开(公告)号：CN111128891A

公开(公告)日：2020-05-08

申请号：CN201911044191.0

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邱士权 ,  张家豪 ,  游家权 ,  林天禄 ,  林佑明 ,  王志豪

IPC: H01L21/8238 ,  H01L27/092

Abstract: 一种半导体装置的制造方法，此方法包含在鳍上外延成长源极/漏极部件，在外延源极/漏极部件上方形成硅化物层，在硅化物层上形成晶种金属层，使用由下而上成长方法在晶种金属层上方形成接触金属层，以及在接触金属层上方沉积填充金属层。