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公开(公告)号：CN112446187A
公开(公告)日：2021-03-05
申请号：CN202010818421.0
申请日：2020-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , H01L27/02
Abstract: 一种生成集成电路布局图的方法包括在单元区域中布局第一导电特征布局图案。第一导电特征布局图案在第一方向上延伸，且单元区域具有在第二方向上延伸的相对第一及第二单元边界。在单元区域中，布局第二导电特征布局图案在第一方向上延伸。交替地布局第一及第二导电特征布局图案。在单元区域的第一单元边界上及第一导电特征布局图案的端部上，布局第一切割特征布局图案。第一切割特征布局图案中的一个在第一方向上偏移了第一切割特征布局图案中的另一个。生成包含第一、第二导电特征布局图案及第一切割特征布局图案的集成电路布局图。
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公开(公告)号：CN112242348A
公开(公告)日：2021-01-19
申请号：CN202010589144.0
申请日：2020-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 在此说明任意切割图案化的方法及其装置。第一金属线与第二金属线形成于基材的单元中且于垂直方向延伸。第三金属线及第四金属线形成于基材中且分别垂直于第一金属线及第二金属线。使用第一图案化技术形成第一圆形区域在第一金属线的一端，且使用第一图案化技术形成第二圆形区域在第二金属线的一端。使用第二图案化技术侧向延伸第一圆形区域，以形成第三金属线，且使用第二图案技化术侧向延伸第二圆形区域，以形成第四金属线。
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公开(公告)号：CN111199915A
公开(公告)日：2020-05-26
申请号：CN201911055942.9
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , G06F30/367
Abstract: 一种制造半导体元件的方法包括以下操作：定义具有第一金属图案间距(MX-1P)的第一金属图案(MX-1)；在第一金属图案之上沉积绝缘层；在绝缘层上定义具有多个基础位置的基础栅格，此些基础位置具有coreX间距(CoreXP)；移除绝缘层的预定部分以形成穿过预定组基础位置的多个基础开口；以及使用定向蚀刻(DrE)延伸基础开口以形成扩展基础开口，该等扩展基础开口用以形成下一金属层MX图案。
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公开(公告)号：CN107452732B
公开(公告)日：2020-05-22
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN110943036A
公开(公告)日：2020-03-31
申请号：CN201910892557.3
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L27/02
Abstract: 本揭示案描述了用于在集成电路(integrated circuit；IC)中形成金属互连的方法。此方法包括在布局区域中放置金属互连，确定金属互连的多余部分的位置，及在此位置将金属互连的长度减去多余部分的长度，以形成金属互连的一或更多个主动部分。多余部分的长度是IC的相邻栅结构之间的距离的函数。此方法亦包括在IC的层间介电(interlayer dielectric；ILD)层上形成一或更多个主动部分，以及在一或更多个主动部分上形成通孔，其中通孔位于与一或更多个主动部分的端部相距约3nm至约5nm的位置。
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公开(公告)号：CN110648903A
公开(公告)日：2020-01-03
申请号：CN201910566656.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027
Abstract: 本公开涉及用于制造半导体器件的方法。本公开提供了用于制造半导体器件的方法。根据本公开的方面，在用于半导体器件的图案形成方法中，在设置在衬底上的底层中形成第一开口。通过定向蚀刻在第一轴上扩展第一开口，以在底层中形成第一凹槽。在底层上形成抗蚀剂图案。抗蚀剂图案包括与第一凹槽仅部分重叠的第二开口。通过将抗蚀剂图案用作蚀刻掩模来图案化底层，以形成第二凹槽。
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公开(公告)号：CN106935584B
公开(公告)日：2019-11-08
申请号：CN201610905339.5
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。
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公开(公告)号：CN107026146B
公开(公告)日：2019-07-19
申请号：CN201610816528.5
申请日：2016-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/535 , H01L21/60
CPC classification number: H01L23/5286 , H01L21/76816 , H01L21/76892 , H01L23/5226 , H01L23/528 , H01L28/00
Abstract: 本发明涉及具有双电源轨结构的集成芯片。在一些实施例中，集成芯片具有第一金属互连层，该第一金属互连层具有在第一方向上延伸的下金属布线。第二金属互连层具有通过第一通孔层耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层具有在下金属布线和连接销上方在第一方向上延伸的上金属布线。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至连接销。将连接销连接至下金属布线和上金属布线减小了连接至连接销的电流密度，从而减小电迁移和/或IR问题。本发明的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN107452732A
公开(公告)日：2017-12-08
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN107039525A
公开(公告)日：2017-08-11
申请号：CN201610903438.X
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/768 , H01L23/48
Abstract: 本发明实施例涉及一种具有防止诸如电迁移的可靠性问题的通孔轨的集成电路。在一些实施例中，集成电路具有在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻集成电路内的电迁移。本发明实施例涉及用于高功率电迁移的通孔轨解决方案。
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