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公开(公告)号：CN118136666A
公开(公告)日：2024-06-04
申请号：CN202311367875.0
申请日：2023-10-20
申请人： 中国科学院微电子研究所
摘要： 本发明涉及一种空气侧墙堆叠纳米片环栅器件及制备方法。一种空气侧墙堆叠纳米片环栅器件，其包括：表面具有浅沟槽隔离结构的衬底；设置于所述衬底上方的纳米片堆栈部，其中，所述纳米片堆栈部包括多个纳米片形成的叠层，所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕所述纳米片堆栈部；源漏区，位于所述纳米片堆栈部的相对的两侧，所述源漏区与环绕式栅极之间设置有空侧墙；所述空侧墙内部填充有空气、还原性气体或者惰性气体中的至少一种。本发明实现了全空气侧墙隔离，大幅降低了器件的寄生电容，并且工艺稳定，结构可以精确控制。
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公开(公告)号：CN116741817A
公开(公告)日：2023-09-12
申请号：CN202310749161.X
申请日：2023-06-21
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
摘要： 本申请属于半导体器件技术领域，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。本申请中描述的栅极电介质层包含界面层，设于界面层至少一侧表面的铁电栅介质层，且铁电栅介质层具备超晶格结构，该栅极电介质层还包含籽晶层，其中，籽晶层位于界面层与铁电栅介质层之间以调控铁电栅介质层的超晶格结构的结晶过程。具体的，籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小EOT，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。
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公开(公告)号：CN110189997B
公开(公告)日：2022-07-12
申请号：CN201910351601.X
申请日：2019-04-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/06 , H01L29/78 , B82Y40/00
摘要： 本发明提供了一种堆叠纳米片环栅晶体管及其制备方法。该制备方法包括以下步骤：提供衬底，衬底的一侧具有支撑部，沿支撑部的延伸方向在支撑部上交替层叠设置有牺牲层与沟道层，支撑部、牺牲层与沟道层构成鳍结构；对支撑部的两侧表面进行掺杂形成第一掺杂区；形成跨鳍结构的假栅，在位于假栅两侧的鳍结构中形成源/漏区，源/漏区与第一掺杂区的掺杂类型相反；依次去除假栅以及位于源/漏区之间的牺牲层，以使沟道层中位于源/漏区之间的部分表面裸露，具有裸露表面的沟道层构成纳米片阵列，绕纳米片阵列中各纳米片的外周形成栅堆叠结构。上述制备得到的器件中栅堆叠结构不会受到栅堆叠结构的控制，有效避免了对器件开关特性的影响。
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公开(公告)号：CN110010691B
公开(公告)日：2022-07-12
申请号：CN201910289934.4
申请日：2019-04-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/51 , H01L21/336 , H01L21/8238
摘要： 本发明提供了一种负电容场效应晶体管及其制备方法。该负电容场效应晶体管包括：衬底结构，衬底结构包括MOS区域；栅绝缘介质层结构，覆盖于MOS区域上，包括沿远离衬底结构的方向顺序层叠的界面氧化层、HfO2层、掺杂材料薄层和铁电材料层，其中，铁电材料层中铁电材料为HfxA1‑xO2，A为掺杂元素，0.1≤x≤0.9，形成掺杂材料薄层的材料为AyOz或A，y/z为1/2、2/3、2/5和1/1中的任一比值；金属栅叠层，覆盖于栅绝缘介质层结构上。通过晶格应变或者金属元素诱导改变其上HfxA1‑xO2的晶格与晶粒大小，从而通过提升铁电材料的电畴极性，提高了NCFET的铁电特性、材料稳定性和可靠性。
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公开(公告)号：CN113871385A
公开(公告)日：2021-12-31
申请号：CN202110967876.3
申请日：2021-08-23
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/092 , H01L21/8238
摘要： 本发明提供的一种半导体结构及其制备方法，涉及半导体技术领域，包括半导体衬底，其内部形成有包括N沟道和P沟道的CMOS电路结构；堆叠结构，位于所述半导体衬底之上，且内部形成有源极和漏极以及与该源极和漏极电连接的氧化层，所述源极和所述漏极材料为金属硅化物，所述氧化层上形成有由铁电栅层和金属栅层构成的栅极层；其内部形成存储电路结构；贯通插塞，贯通所述半导体衬底和所述堆叠结构，并连接所述CMOS电路结构以及所述以及存储电路结构。在上述技术方案中，该半导体结构将半导体衬底上的堆叠结构采用为低温CMOS工艺制备的低功耗存储电路，结合半导体衬底上采用的成熟CMOS工艺制备逻辑运算电路，使二者结合后可以构成低功耗混合存算系统。
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公开(公告)号：CN110034015B
公开(公告)日：2021-07-23
申请号：CN201910320171.5
申请日：2019-04-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/28 , H01L21/336 , H01L29/10 , H01L29/423 , H01L29/78 , B82Y40/00
摘要： 本申请提供一种纳米线围栅器件及其形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。
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公开(公告)号：CN112349592A
公开(公告)日：2021-02-09
申请号：CN202011167551.9
申请日：2020-10-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L29/08
摘要： 本公开提供一种避免寄生沟道效应的NS‑FET制备方法，包括：操作S1：在衬底上生长外延层；操作S2：在外延层上制备掩膜并对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成鳍条；操作S3：在所述鳍条两侧台面区填充隔离材料形成隔离区并去除掩膜；操作S4：沿所述沟道部延伸方向的两侧及顶部制备假栅极，并在沟道部方向的栅极两侧制备侧墙和源漏；操作S5：在RMG工艺过程中，去除牺牲层锗硅，完成沟道部中纳米片沟道的释放，使得在源漏与衬底之间形成空隙，并利用high‑k/金属栅工艺在底部形成空隙隔离，进而完成避免寄生沟道效应的NS‑FET的器件制备。
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公开(公告)号：CN112327584A
公开(公告)日：2021-02-05
申请号：CN202011185746.6
申请日：2020-10-29
申请人： 中国科学院微电子研究所
IPC分类号： G03F7/30
摘要： 本发明涉及光刻工艺技术领域，具体涉及一种光刻显影的方法光刻显影的方法，包括以下步骤：在晶圆上涂敷光刻胶并对光刻胶进行曝光；然后对晶圆进行显影；控制晶圆旋转，并对显影处理后的晶圆进行冲洗；将冲洗处理后的晶圆甩干；其中，在冲洗过程中，晶圆在预设时间内在第一转速和第二转速之间交替变化。将晶圆的转速进行了分段式交替变化，避免冲水过程中，晶圆的过高转速对光刻胶表面造成的损伤。
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公开(公告)号：CN111900162A
公开(公告)日：2020-11-06
申请号：CN202010758056.9
申请日：2020-07-31
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/092 , H01L29/12 , H01L21/8238
摘要： 一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
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公开(公告)号：CN111162120A
公开(公告)日：2020-05-15
申请号：CN201911382949.1
申请日：2019-12-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/51 , H01L27/108 , H01L21/8242
摘要： 本发明公开一种存储器件、存储器及其制作方法、电子设备和芯片，涉及存储器技术领域，以延长存储器件数据保存时长，从而提高存储器件的存储能力。所述存储器件包括衬底以及形成在衬底上的负电容晶体管以及与负电容晶体管电连接的电容。所述存储器包括上述技术方案所提的存储器件。本发明提供的存储器件用于电子设备中。
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