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公开(公告)号：CN118588764A
公开(公告)日：2024-09-03
申请号：CN202411082425.1
申请日：2024-08-08
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/417 , H01L29/423 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种LDMOSFET器件及制造方法。所述器件包括：衬底以及形成于衬底上的体区、漂移区、源区、漏区及栅极结构。源区包括横向源区及纵向源区，横向源区埋入体区的底部，纵向源区延伸至体区的底部与横向源区相接。栅极结构包括横向栅、纵向栅、第一氧化层及第二氧化层，横向栅及第二氧化层位于体区及漂移区的上方，横向栅与第二氧化层相接构成横向栅极结构，横向栅极结构同时作为场板结构；纵向栅与横向栅连接，纵向栅及第一氧化层嵌入体区内，第一氧化层与纵向源区相接，纵向栅与第一氧化层相接构成纵向栅极结构。本发明的LDMOSFET器件提高了击穿电压，降低导通电阻。
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公开(公告)号：CN117405954B
公开(公告)日：2024-04-16
申请号：CN202311719870.X
申请日：2023-12-14
Applicant: 北京智芯微电子科技有限公司
Abstract: 本公开涉及芯片测试技术领域，具体涉及一种探针卡氧化层去除方法、清洁及测试系统，所述探针卡氧化层去除方法包括：检查探针卡的针尖状态；当所述针尖状态达到预设损坏程度时，执行磨针操作，包括：控制设置有磨针焊盘的晶圆与所述探针卡发生相对运动，使所述磨针焊盘与所述针尖产生摩擦，以去除所述针尖上的氧化层；检查所述探针卡的针尖状态，如果所述针尖状态未达到正常状态，则继续所述磨针操作，否则结束所述磨针操作。本公开的实施方式通过将磨针焊板设置在晶圆上，晶圆与探针卡的相对运动使得探针卡与磨针焊盘之间产生接触摩擦，达到探针卡针尖的杂质与氧化物随着摩擦去除的技术效果，解决了探针卡针尖杂质影响晶圆测试的技术问题。
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公开(公告)号：CN119416727A
公开(公告)日：2025-02-11
申请号：CN202411467829.2
申请日：2024-10-21
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/392 , G06T7/13 , G06T5/30 , G06V10/74
Abstract: 本发明提供一种电路设计版图和扫描电镜图像的配准方法及装置，属于半导体技术领域。所述电路设计版图和扫描电镜图像的配准方法包括：获取第一电路设计版图和扫描电镜图像，所述第一电路设计版图包括多个第一图形；对所述第一电路设计版图中的各个第一图形进行图像处理，生成各个第一图形对应的扫描电镜模拟图形，以得到模拟电镜图像；将所述模拟电镜图像与所述扫描电镜图像进行配准，得到匹配结果。扫描电镜模拟扫描图形与扫描电镜图像中扫描图形的形貌接近，从而能够高效、快速、准确地对扫描电镜图像与模拟电镜图像进行匹配，提升匹配效率和准确度。
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公开(公告)号：CN117316931B
公开(公告)日：2024-02-06
申请号：CN202311610520.X
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及芯片技术领域，公开了一种隔离电容以及隔离电容的制备方法。所述隔离电容包括：设于基底上的下极板；设于所述下极板上的第一绝缘介质；设于所述第一绝缘介质内的金属层，其中所述金属层的边缘为平滑曲面结构，以及所述平滑曲面结构与所述金属层的配合面为切面；以及设于所述第一绝缘介质上的上极板，其中所述上极板与所述金属层经由金属通道相连。本发明至少部分解决隔离电容的上极板的金属末端尖角及侧边放电问题，同时将上极板的高电压、强电场引入到二氧化硅体内，避免不同介质层界面处（易击穿点）发生击穿导致器件失效的问题。
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公开(公告)号：CN117316930A
公开(公告)日：2023-12-29
申请号：CN202311609661.X
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及芯片技术领域，公开了一种隔离电容以及隔离电容的制备方法。所述隔离电容包括：设于下极板上的第一绝缘介质；设于第一绝缘介质上的绝缘介质夹层，其中绝缘介质夹层包括第二、第三绝缘介质，第二绝缘介质的上表面具有凸起结构；设于绝缘介质夹层内且位于凸起结构上的金属层，其中金属层的边缘为平滑曲面结构，平滑曲面结构的配合面为切面，以及金属层与其边缘的平滑曲面结构一体成型；以及设于绝缘介质夹层上的上极板，其中上极板与金属层经由金属通道相连。本发明至少部分解决隔离电容的上极板的金属末端尖角及侧边放电问题，同时将上极板的高电压、强电场引入到二氧化硅体内，避免不同介质层界面处发生击穿导致器件失效的问题。
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Patent Agency Ranking
公开(公告)号：CN119578357A
公开(公告)日：2025-03-07
申请号：CN202411421113.9
申请日：2024-10-12
Applicant: 北京智芯微电子科技有限公司
IPC: G06F30/398 , G06F18/24 , G06F111/20
Abstract: 本申请公开了一种半导体器件的仿真方法、装置、电子设备、存储介质及产品，属于半导体技术领域。所述半导体器件的仿真方法包括：获取半导体器件的平面版图；对所述平面版图进行识别，确定所述半导体器件的制作工艺中实际使用的目标掩膜版；根据工艺设计库，识别所述目标掩膜版的配置信息，所述配置信息包括所述目标掩膜版的明暗场类型和尺寸信息；根据所述目标掩膜版的配置信息，搭建仿真程序；根据所述仿真程序，对所述半导体器件进行仿真。本申请能够节省人力成本和时间成本，提高仿真的效率和准确性。
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公开(公告)号：CN118315291A
公开(公告)日：2024-07-09
申请号：CN202410706029.5
申请日：2024-06-03
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。
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公开(公告)号：CN117556777A
公开(公告)日：2024-02-13
申请号：CN202410048392.2
申请日：2024-01-12
Applicant: 北京智芯微电子科技有限公司
IPC: G06F30/392 , G06T17/00 , G06F30/3308
Abstract: 本申请公开了一种芯片的三维建模方法、装置、电子设备及存储介质，属于半导体技术领域。该方法包括：获取芯片的平面版图，并获取芯片流片的层级信息和光罩信息；基于层级信息和光罩信息，确定平面版图中芯片各层对应的层级几何参数；基于层级信息和光罩信息，进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数；基于平面版图、芯片各层对应的层级几何参数以及轻掺杂漏结构的层级几何参数，进行三维建模，得到芯片的三维结构模型，三维结构模型包括轻掺杂漏结构对应的模块。该方法可以构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
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公开(公告)号：CN119297099A
公开(公告)日：2025-01-10
申请号：CN202411315952.2
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/66 , H01L23/544 , G01B7/02
Abstract: 本发明提供一种MOS管有效沟道长度测试方法及装置，属于半导体制造技术领域。该方法应用于MOS管测试结构，所述MOS管测试结构包括：多个MOS单元，每一个MOS单元包括衬底、源极、漏极和栅极，所述源极和所述漏极分别设置于所述衬底上，所述栅极位于所述源极和所述漏极之间，所述衬底与所述栅极之间设置有隔离氧化层；其中，各个MOS单元共用一个衬底，各个MOS单元的栅极长度不同，相邻两个MOS单元共用源极或漏极。在测试时只需一组测试结构单元即可测试有效沟道长度，大大提高了测试效率，减小了测试结构所占据空间。
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公开(公告)号：CN118315291B
公开(公告)日：2024-08-23
申请号：CN202410706029.5
申请日：2024-06-03
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。
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