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Patent Agency Ranking
公开(公告)号：CN108205600B
公开(公告)日：2023-06-20
申请号：CN201711047024.2
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。
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公开(公告)号：CN114520225A
公开(公告)日：2022-05-20
申请号：CN202210083545.8
申请日：2022-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本发明的实施例提供了一种生成集成电路(IC)布局图的方法，包括：获得对应于相邻金属层的交叉的第一和第二多个轨道的网格；确定相应的第一和第二多个轨道的第一和第二节距符合第一规则；将通孔定位图案应用于网格，从而将通孔区域限制于交替对角网格线；将通孔区域定位在交替对角网格线的一些或所有网格交叉点处；并且生成包括沿交替的对角网格线定位的通孔区域的IC布局图。本发明的实施例还提供了一种集成电路结构。
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公开(公告)号：CN105045946B
公开(公告)日：2018-07-20
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN105045946A
公开(公告)日：2015-11-11
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN108205600A
公开(公告)日：2018-06-26
申请号：CN201711047024.2
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G03F1/36 , G06F17/5081 , G06F17/5072
Abstract: 本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路布局。
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