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公开(公告)号：CN108205600B
公开(公告)日：2023-06-20
申请号：CN201711047024.2
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。
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公开(公告)号：CN103311236B
公开(公告)日：2016-02-24
申请号：CN201210564375.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , G03F1/36 , G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 本公开内容涉及用于减少拐角圆化的具有光学邻近度校正的切分拆分，其中，提供一种集成电路(IC)方法的一个实施例。该方法包括：接收具有主要特征的IC设计布局，主要特征包括两个拐角和跨越于两个拐角之间的边；对边执行特征调节；对边执行切分，从而将边划分成包括两个拐角段和在两个拐角段之间的一个中心段；针对与中心段关联的中心目标对所主要特征执行第一光学邻近度校正(OPC)；随后针对与拐角段关联的两个拐角目标对主要特征执行第二OPC；并且随后针对中心目标对主要特征执行第三OPC从而产生修改的IC设计布局。
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公开(公告)号：CN105045946B
公开(公告)日：2018-07-20
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN109783834A
公开(公告)日：2019-05-21
申请号：CN201810489047.7
申请日：2018-05-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本公开提供一种集成电路制造方法。此方法包括接收一集成电路设计布局；对集成电路设计布局执行一光学邻近校正(OPC)程序，以产生一校正后的集成电路设计布局；以及使用一机器学习演算法验证校正后的集成电路设计布局。光学邻近校正后验证包括使用机器学习演算法以识别校正后的集成电路设计布局的一或多个第一特征；将识别后的一或多个第一特征与一数据库进行比较，其中数据库包括多个第二特征；以及基于与上述第二特征关联的数据库中的多个标签来验证校正后的集成电路设计布局。
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公开(公告)号：CN109559979A
公开(公告)日：2019-04-02
申请号：CN201711237590.X
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/36
Abstract: 一种集成电路制造方法，包括：接收包括一集成电路特征的集成电路设计布局，集成电路特征指定一掩模特征，掩模特征透过将辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光；判断设置于基板上且介于光刻胶与基板之间的一底层的地形信息；对集成电路特征执行一光学邻近校正过程，以产生修改的集成电路特征，其中执行光学邻近校正过程包括使用底层的地形信息来补偿被导引至光刻胶的部份的辐射量，从而使得光刻胶的部份曝光于辐射目标剂量；以及提供包括修改的集成电路特征的修改的集成电路设计布局，以根据修改的集成电路设计布局制造掩模。
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Patent Agency Ranking
公开(公告)号：CN102169517B
公开(公告)日：2013-08-28
申请号：CN201010232075.4
申请日：2010-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明是有关于一种集成电路(integrated circuit，IC)设计方法，包括下列步骤：提供一电路设计布局，其具有多个功能区块设置在彼此相距一距离处；在该电路设计布局中，在距离一功能区块一预定距离内，对一邻近虚拟区域确定一区域图案密度；根据该区域图案密度，对该邻近虚拟区域执行一邻近区域虚拟物插入；对该多个功能区块的其余至少部分功能区块，重复上述确定步骤和执行步骤；及根据一全域图案密度，对一非邻近虚拟区域实施一全域虚拟物插入。该方法能够确定是否非邻近虚拟区域符合全域图案密度要求。尤其是，包括功能区块、邻近区域(本地区域)、及非邻近虚拟区域的一区域的总体图案密度达到一均匀图案密度分布。
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公开(公告)号：CN102208359A
公开(公告)日：2011-10-05
申请号：CN201110005232.2
申请日：2011-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/76 , H01L21/768 , H01L27/02 , G03F1/14 , G06F17/50
CPC classification number: G03F7/70466 , G03F1/70
Abstract: 本发明公开了一种制作半导体元件的方法与设备。此设备包含第一光罩与第二光罩。第一光罩上具有多个第一特征形成，且第一光罩具有第一全域图案密度。第二光罩上具有多个第二特征，且第二光罩具有第二全域图案密度。这些第一特征与第二特征共同定义出半导体元件的一层的一布局影像。第一全域图案密度与第二全域图案密度具有一预设比例。
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公开(公告)号：CN108205600A
公开(公告)日：2018-06-26
申请号：CN201711047024.2
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G03F1/36 , G06F17/5081 , G06F17/5072
Abstract: 本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路布局。
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公开(公告)号：CN103311236A
公开(公告)日：2013-09-18
申请号：CN201210564375.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , G03F1/36 , G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 本公开内容涉及用于减少拐角圆化的具有光学邻近度校正的切分拆分，其中，提供一种集成电路(IC)方法的一个实施例。该方法包括：接收具有主要特征的IC设计布局，主要特征包括两个拐角和跨越于两个拐角之间的边；对边执行特征调节；对边执行切分，从而将边划分成包括两个拐角段和在两个拐角段之间的一个中心段；针对与中心段关联的中心目标对所主要特征执行第一光学邻近度校正(OPC)；随后针对与拐角段关联的两个拐角目标对主要特征执行第二OPC；并且随后针对中心目标对主要特征执行第三OPC从而产生修改的IC设计布局。
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公开(公告)号：CN102208359B
公开(公告)日：2013-05-29
申请号：CN201110005232.2
申请日：2011-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/76 , H01L21/768 , H01L27/02 , G03F1/68 , G06F17/50
CPC classification number: G03F7/70466 , G03F1/70
Abstract: 本发明公开了一种制作半导体元件的方法与设备。此设备包含第一光罩与第二光罩。第一光罩上具有多个第一特征形成，且第一光罩具有第一全域图案密度。第二光罩上具有多个第二特征，且第二光罩具有第二全域图案密度。这些第一特征与第二特征共同定义出半导体元件的一层的一布局影像。第一全域图案密度与第二全域图案密度具有一预设比例。
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