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公开(公告)号：CN108183107B
公开(公告)日：2020-12-29
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN109119533B
公开(公告)日：2022-06-21
申请号：CN201810668863.4
申请日：2018-06-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明的实施例涉及具有电极的RRAM器件以及相关的形成方法，其中，该电极具有氧阻挡结构，其中，氧阻挡结构配置为通过减轻氧移动并且由此将氧保持在介电数据存储层附近来提高RRAM的可靠性。在一些实施例中，该RRAM器件具有设置在由ILD层围绕的下部互连层上方的底部电极。具有可变电阻的介电数据存储层位于底部电极之上，并且在介电数据存储层上方设置多层顶部电极。多层顶部电极具有通过氧阻挡结构分隔的导电顶部电极层，其中，氧阻挡结构配置为减轻氧在多层顶部电极内的移动。通过在顶部电极内包括氧阻挡结构，由于使氧保持靠近电介电数据存储层，所以提高了RRAM器件的可靠性。
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公开(公告)号：CN107887393B
公开(公告)日：2022-04-05
申请号：CN201710837641.6
申请日：2017-09-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L27/1157 , H01L27/11573
Abstract: 本发明实施例涉及一种具有单一底部电极层的存储器装置。本揭露涉及一种制造存储器装置的方法。所述方法通过在衬底上方形成层间介电ILD层且在所述ILD层上方的介电保护层内形成开口而执行。在所述开口内和所述介电保护层上方形成底部电极层。对所述底部电极层执行化学机械平面化CMP工艺以形成底部电极结构，所述底部电极结构具有平面上表面和从所述底部电极结构的下表面向外突出到所述开口内的凸出部。在所述底部电极结构上方形成存储器元件且在所述存储器元件上方形成顶部电极。
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公开(公告)号：CN107887393A
公开(公告)日：2018-04-06
申请号：CN201710837641.6
申请日：2017-09-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L27/1157 , H01L27/11573
CPC classification number: H01L43/02 , H01L43/08 , H01L43/10 , H01L43/12 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/16 , H01L45/1608 , H01L45/1675 , H01L27/11573 , H01L27/11568 , H01L27/1157
Abstract: 本发明实施例涉及一种具有单一底部电极层的存储器装置。本揭露涉及一种制造存储器装置的方法。所述方法通过在衬底上方形成层间介电ILD层且在所述ILD层上方的介电保护层内形成开口而执行。在所述开口内和所述介电保护层上方形成底部电极层。对所述底部电极层执行化学机械平面化CMP工艺以形成底部电极结构，所述底部电极结构具有平面上表面和从所述底部电极结构的下表面向外突出到所述开口内的凸出部。在所述底部电极结构上方形成存储器元件且在所述存储器元件上方形成顶部电极。
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公开(公告)号：CN1770452A
公开(公告)日：2006-05-10
申请号：CN200510093816.4
申请日：2005-08-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0255
Abstract: 本发明是有关于一种静电放电防护装置与其制造方法。在实施例中，静电放电防护装置至少包括形成在基材中的齐纳二极管以及形成相邻于齐纳二极管的N型金氧半导体装置。齐纳二极管具有两个掺杂区、位于两个掺杂区之间的具有接地电位的闸极以及形成在基材中的两个轻掺杂汲极特征。轻掺杂汲极特征的其中之一者是位于两个掺杂区的每一者与闸极之间。NMOS装置至少包括形成于基板中的源极与汲极以及位于源极与汲极之间的第二闸极。
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Patent Agency Ranking
公开(公告)号：CN109119533A
公开(公告)日：2019-01-01
申请号：CN201810668863.4
申请日：2018-06-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明的实施例涉及具有电极的RRAM器件以及相关的形成方法，其中，该电极具有氧阻挡结构，其中，氧阻挡结构配置为通过减轻氧移动并且由此将氧保持在介电数据存储层附近来提高RRAM的可靠性。在一些实施例中，该RRAM器件具有设置在由ILD层围绕的下部互连层上方的底部电极。具有可变电阻的介电数据存储层位于底部电极之上，并且在介电数据存储层上方设置多层顶部电极。多层顶部电极具有通过氧阻挡结构分隔的导电顶部电极层，其中，氧阻挡结构配置为减轻氧在多层顶部电极内的移动。通过在顶部电极内包括氧阻挡结构，由于使氧保持靠近电介电数据存储层，所以提高了RRAM器件的可靠性。
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公开(公告)号：CN108183107A
公开(公告)日：2018-06-19
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN1667825B
公开(公告)日：2012-01-25
申请号：CN200510008634.2
申请日：2005-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/52 , H01L23/528 , H01L23/535 , H01L21/768
CPC classification number: H01L23/3677 , G06F17/5077 , G06F2217/80 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是一种金属导线结构及其制程，所述金属导线结构，包括：一半导体基底；多层介电层，层叠于半导体基底上；至少两上层导线片段，沿第一方向延伸，且位于介电层中的同一层内；以及至少一下层导线片段，沿第一方向延伸，且位于上层导线片段下方的介电层中，并经由至少两接触插栓与上层导线片段形成电性接触。本发明能够降低因电流通过导线所产生的焦耳热，以提升集成电路长久可靠度表现。
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公开(公告)号：CN101262000A
公开(公告)日：2008-09-10
申请号：CN200710153619.6
申请日：2007-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/822
CPC classification number: H01L27/14654 , H01L27/1463
Abstract: 本发明提供一种图像传感装置、其形成方法及半导体装置，该图像传感装置包括：半导体基底，其具有第一类型导电性；半导体层，其具有该第一类型导电性，该半导体层在该半导体基底上方；以及多个像素，在该半导体层中；其中该半导体层包括第一深阱区及第二深阱区，该第一深阱区具有该第一类型导电性，该第一深阱区在该多个像素下方，该第二深阱区具有第二类型导电性，该第二类型导电性与该第一类型导电性不同，且该第二深阱区在该第一深阱区下方。本发明提供高效率且有成本效益的装置及其形成方法，可以降低串音干扰。
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公开(公告)号：CN1767210A
公开(公告)日：2006-05-03
申请号：CN200510071916.7
申请日：2005-05-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/092 , H01L27/088 , H01L27/105 , H01L23/552 , H01L23/556
CPC classification number: H01L27/1104 , G11C11/4125 , H01L27/0921 , H01L27/11 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种具有减少外部能量粒子冲击的半导体装置。其主要包括NMOS晶体管、PMOS晶体管、第一电压以及第二电压。NMOS晶体管位于深N型井区的P型井区上。PMOS晶体管位于该深N型井区的N型井区上。第一电压耦合至PMOS晶体管的源极节点。第二电压高于第一电压，且第二电压耦合至N型井区，其中第二电压用以扩展PMOS与NMOS晶体管的空乏区，以吸收外部的能量粒子所形成的电子及电洞。
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