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公开(公告)号：CN112582365B
公开(公告)日：2024-09-24
申请号：CN202011022865.X
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L23/31 , H01L21/50 , H01L21/56
Abstract: 半导体封装件包括互连结构，该互连结构包括再分布结构、位于再分布结构上方的绝缘层以及位于绝缘层上的导电柱，其中导电柱连接至再分布结构，其中互连结构没有有源器件；布线衬底，包括位于芯衬底上方的布线层，其中互连结构通过焊料接头接合至布线衬底，其中每个焊料接头将导电柱中的导电柱接合至布线层；围绕导电柱和焊料接头的底部填充物；以及包括连接至布线结构的半导体管芯的半导体器件，其中布线结构作为布线衬底接合至互连结构的相对侧。本发明的实施例还涉及封装件及其形成方法。
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公开(公告)号：CN116153786A
公开(公告)日：2023-05-23
申请号：CN202210933365.4
申请日：2022-08-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/423 , H01L29/78
Abstract: 形成半导体器件的方法包括：在半导体区域上形成伪栅极堆叠件，在伪栅极堆叠件的侧壁上形成栅极间隔件，去除伪栅极堆叠件以在栅极间隔件之间形成凹槽，以及在半导体区域上形成氧化硅层。氧化硅层延伸至凹槽中。在氧化硅层上方沉积高k介电层，并且在高k介电层上方沉积硅层。硅层延伸至凹槽中。高k介电层与硅层在相同的真空环境中原位沉积。该方法还包括对硅层和高k介电层执行退火工艺，去除硅层，以及在高k介电层上方形成栅电极。栅电极填充凹槽。
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公开(公告)号：CN115376999A
公开(公告)日：2022-11-22
申请号：CN202210196667.8
申请日：2022-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本申请公开了具有无铝功函数层的NFET及其形成方法。一种方法包括在半导体区域之上形成虚设栅极堆叠，在虚设栅极堆叠的一侧上形成源极/漏极区域，去除虚设栅极堆叠以形成沟槽，沉积延伸到沟槽中的栅极电介质层，在栅极电介质层之上沉积含金属层，以及在含金属层上沉积含硅层。含金属层和含硅层共同用作功函数层。执行平坦化工艺以去除含硅层、含金属层和栅极电介质层的多余部分，其中，含硅层、含金属层和栅极电介质层的剩余部分形成栅极堆叠。
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公开(公告)号：CN114725057A
公开(公告)日：2022-07-08
申请号：CN202210252531.4
申请日：2022-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498 , H01L23/31 , H01L23/16 , H01L21/56
Abstract: 本发明实施例提供一种芯片封装结构，所述芯片封装结构包括扇出型封装，扇出型封装含有至少一个半导体管芯、在侧向上环绕所述至少一个半导体管芯的环氧模塑化合物(EMC)管芯框架及重布线结构。扇出型封装具有倒角区，在倒角区处，扇出型封装的水平表面及垂直表面经由既不水平也不垂直的斜角表面连接。芯片封装结构可包括：封装衬底，经由焊料材料部分阵列贴合到扇出型封装；及底部填充材料部分，在侧向上环绕焊料材料部分阵列且接触整个斜角表面。斜角表面消除可集中有机械应力的尖锐隅角，且将倒角区中的局部机械应力分布在宽的区之上以防止底部填充材料部分中出现裂纹。本发明实施例还提供一种形成芯片封装结构的方法。
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公开(公告)号：CN114628364A
公开(公告)日：2022-06-14
申请号：CN202210184218.1
申请日：2022-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L23/535 , H01L25/065
Abstract: 一种半导体器件封装的制造方法包括：在载体衬底上形成重布线结构；使用第一导电连接件将第一内连线结构的第一侧耦合到重布线结构的第一侧，其中第一内连线结构包括芯体衬底，其中第一内连线结构在第一内连线结构的与第一内连线结构的第一侧相对的第二侧上包括第二导电连接件；使用第二导电连接件将第一半导体器件耦合到第一内连线结构的第二侧；移除载体衬底；以及使用第三导电连接件将第二半导体器件耦合到重布线结构的第二侧，其中重布线结构的第二侧与重布线结构的第一侧相对。
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Patent Agency Ranking
公开(公告)号：CN111132455B
公开(公告)日：2021-12-03
申请号：CN201910125542.4
申请日：2019-02-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种电路载体及其制造方法。所述电路载体包括至少一个柔性结构以及电路结构。所述柔性结构包括第一介电层及设置在第一介电层上的导电图案。所述电路结构设置在所述柔性结构上且电连接到所述导电图案。所述电路结构包括第二介电层及电路层。所述第二介电层设置在柔性结构上且具有与第一介电层的杨氏模量不同的杨氏模量。所述电路层设置在第二介电层上且延伸到第二介电层中以接触柔性结构的导电图案。所述柔性结构插置在电路结构中。柔性结构的第一介电层的一部分及导电图案的一部分从电路结构的边缘延伸出。
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公开(公告)号：CN113314496A
公开(公告)日：2021-08-27
申请号：CN202110025945.9
申请日：2021-01-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498 , H01L23/31 , H01L21/56 , H05K1/18
Abstract: 在实施例中，结构包括：芯衬底；耦接的再分布结构，再分布结构包括多个再分布层，多个再分布层包括介电层和金属化层；第一局部互连组件，嵌入多个再分布层的第一再分布层中，第一局部互连组件包括导电连接件，导电连接件接合至第一再分布层的金属化图案，第一再分布层的介电层密封第一局部互连组件；第一集成电路管芯，耦接至再分布结构；第二集成电路管芯，耦接至再分布结构，第一局部互连组件的互连结构将第一集成电路管芯电耦接至第二集成电路管芯；以及一组导电连接件，耦接至芯衬底的第二侧。本申请的实施例还涉及半导体结构及其形成方法和封装件。
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公开(公告)号：CN113053759A
公开(公告)日：2021-06-29
申请号：CN202011570685.5
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48 , H01L21/768 , H01L21/56
Abstract: 本文中阐述了半导体器件及形成半导体器件的方法，旨在形成集成衬底上系统(SoIS)封装。SoIS封装包括集成扇出型结构及用于对多个半导体器件进行外部连接的器件重布线结构。集成扇出型结构包括将半导体器件中的两个半导体器件电耦合在一起的多个局部内连器件。在一些例子中，局部内连器件可为硅总线、局部硅内连线、集成无源器件、集成电压调节器等。可以晶片或面板的形式制作集成扇出型结构，且接着将集成扇出型结构单体化成多个集成扇出型结构。SoIS封装还可包括连接到集成扇出型结构的中介层，以用于对SoIS封装进行外部连接。
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公开(公告)号：CN112687623A
公开(公告)日：2021-04-20
申请号：CN202010842523.6
申请日：2020-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L29/06 , H01L29/423 , H01L29/49
Abstract: 此处公开半导体装置的制作方法，更具体地，公开具有设置以提供超低临界电压的不同栅极结构的半导体装置与其制作方法。方法包括分别形成第一纳米结构的通道区与第二纳米结构的通道区于第一纳米结构层与第二纳米结构层中；以及形成第一全绕式栅极结构与第二全绕式栅极结构以分别围绕第一纳米结构的通道区与第二纳米结构的通道区。形成第一全绕式栅极结构与第二全绕式栅极结构的步骤包括：选择性形成铝为主的n型功函数金属层与硅为主的盖层于第一纳米结构的通道区上；沉积多个双层的无铝p型功函数金属层于第一纳米结构的通道区与第二纳米结构的通道区上；沉积氟阻挡层于双层的无铝p型功函数金属层上；以及沉积栅极金属填充层于氟阻挡层上。
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公开(公告)号：CN112242369A
公开(公告)日：2021-01-19
申请号：CN201910923170.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L25/16 , H01L21/60
Abstract: 一种封装体包括：第一层模制材料；第一金属化层，位于第一层模制材料上；第二层模制材料，位于第一金属化层及第一层模制材料上；第二金属化层，位于第二层模制材料上；穿孔，位于第二层模制材料内，穿孔从第一金属化层延伸到第二金属化层；集成无源器件，位于第二层模制材料内；重布线结构，以电性方式位于第二金属化层及第二层模制材料上，重布线结构连接到穿孔及集成无源器件；以及至少一个半导体器件，位于重布线结构上，所述至少一个半导体器件连接到重布线结构。
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