公开(公告)号：CN118645459A

公开(公告)日：2024-09-13

申请号：CN202410654561.7

申请日：2024-05-24

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建良 ,  杨政峰 ,  徐韶谦 ,  黄颂庭

IPC分类号： H01L21/673

摘要： 提供了一种装置。装置包括具有进口的晶圆存储器件，气体通过该进口流入晶圆存储器件的晶圆存储室。气体的第一部分通过晶圆存储器件的出口离开晶圆存储器件的晶圆存储室。气体的第二部分通过晶圆存储器件的一个或多个间断离开晶圆存储器件的晶圆存储室，到达晶圆存储器件外部的空间。装置包括相对于晶圆存储器件布置为引导气体的第二部分的分量离开空间的排气器件。本申请的实施例还涉及排气装置和处理站。

公开(公告)号：CN101325216A

公开(公告)日：2008-12-17

申请号：CN200710165923.2

申请日：2007-11-02

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建良 ,  杨文志 ,  李启弘 ,  庄学理

IPC分类号： H01L29/78 ,  H01L27/092

CPC分类号： H01L21/823807 ,  H01L29/66545 ,  H01L29/7843 ,  Y10S257/90

摘要： 本发明涉及一种半导体组件及装置，利用一接触蚀刻终止层在，例如是一互补式金属氧化物半导体沟道区产生应变，用来产生应变的接触蚀刻终止层，以一非连续的形式形成在组件的栅极结构上，且其在n沟道组件上产生拉应力，在p沟道组件上产生压应力。举例来说，先沉积出合适的接触蚀刻终止层，然后形成一内层介电层，再同时降低内层介电层和接触蚀刻终止层到一预定高度。较佳地，栅极电极或如其上方存在的金属接触区曝露于此。接触蚀刻终止层的上边界可进一步降低，使其低于栅极电极的上边界。

公开(公告)号：CN116190187A

公开(公告)日：2023-05-30

申请号：CN202210414886.9

申请日：2022-04-20

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建良

IPC分类号： H01J37/32 ,  H01L21/3065

摘要： 一种等离子体蚀刻半导体晶片的方法包括：将半导体晶片固定到工艺腔室内的安装平台，使得半导体晶片的外边缘被其中具有多个穿孔的倾斜的环状的环围绕，倾斜的环状的环具有在倾斜的环状的环的第一端的内边缘及在倾斜的环状的环的第二端的外边缘。合适地，第一端与第二端相对，第一端位于第一平面中，第二端位于不同于第一平面的第二平面中。所述方法还包括在工艺腔室内产生等离子体，使得半导体晶片暴露于等离子体，以及在倾斜的环状的环中产生通过穿孔的等离子体及气体中的至少一个的流。

公开(公告)号：CN101661958B

公开(公告)日：2012-08-29

申请号：CN200910167454.7

申请日：2009-08-25

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建豪 ,  连浩明 ,  李思毅 ,  李启弘 ,  陈建良 ,  费中豪 ,  杨文志 ,  黄仁安 ,  张启新 ,  林俊铭 ,  庄学理 ,  叶俊林 ,  林纲正 ,  黄国泰

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC分类号： H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： 本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。

公开(公告)号：CN101661903B

公开(公告)日：2012-05-30

申请号：CN200910163583.9

申请日：2009-08-28

申请人： 台湾积体电路制造股份有限公司

发明人： 李启弘 ,  陈柏年 ,  费中豪 ,  陈建良 ,  杨文志 ,  庄学理

IPC分类号： H01L21/8234

CPC分类号： H01L27/0629

摘要： 本发明提供一种半导体元件及其制作方法。制作方法包括以下步骤：提供一具有一第一区域与一第二区域的半导体基材；形成一高介电常数层位于该半导体基材之上；形成一盖层位于该高介电常数层之上；形成一金属层位于该盖层之上；移除位于该第二区域的金属层与盖层；形成一多晶硅层位于该第一区域的金属层之上，且位于该第二区域的高介电常数层之上；以及于该第一区域中形成一含有该金属层的有源元件，且于该第二区域中形成不含有该金属层的无源元件。本发明提供的半导体元件及其制作方法，能够解决在整合高介电常数栅极介电层/金属栅极电极于CMOS工艺时产生的材料之间不相容、复杂的工艺、以及热预算等问题。

公开(公告)号：CN101728328A

公开(公告)日：2010-06-09

申请号：CN200910174927.6

申请日：2009-11-03

申请人： 台湾积体电路制造股份有限公司

发明人： 黄仁安 ,  杨文志 ,  陈建良 ,  费中豪 ,  张启新 ,  杨宝如 ,  庄学理

IPC分类号： H01L21/8232 ,  H01L21/8234 ,  H01L21/335 ,  H01L21/336 ,  H01L21/28 ,  H01L27/04 ,  H01L27/085 ,  H01L27/088 ,  H01L29/772 ,  H01L29/78 ,  H01L29/06

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： 一种半导体装置及其制造方法，该方法包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在硅基底上形成一硬掩模，其具有一开口以露出在第一有源区域内的硅基底。通过硬掩模的开口蚀刻硅基底以形成一凹陷区在第一有源区域内的硅基底中。成长一硅锗层于凹陷区中使得在第一有源区域内硅锗层的顶表面与在第二有源区域内硅基底的顶表面实质上为共平面。形成金属栅极材料层于硅基底和硅锗层上。图案化金属栅极材料层以形成一金属栅极堆叠于第一有源区域内的硅锗层上。形成一eSiGe源极/漏极应力子分布于第一有源区域内的硅锗层和硅基底上。

公开(公告)号：CN101728328B

公开(公告)日：2011-08-24

申请号：CN200910174927.6

申请日：2009-11-03

申请人： 台湾积体电路制造股份有限公司

发明人： 黄仁安 ,  杨文志 ,  陈建良 ,  费中豪 ,  张启新 ,  杨宝如 ,  庄学理

IPC分类号： H01L21/8232 ,  H01L21/8234 ,  H01L21/335 ,  H01L21/336 ,  H01L21/28 ,  H01L27/04 ,  H01L27/085 ,  H01L27/088 ,  H01L29/772 ,  H01L29/78 ,  H01L29/06

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： 一种半导体装置及其制造方法，该方法包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在硅基底上形成一硬掩模，其具有一开口以露出在第一有源区域内的硅基底。通过硬掩模的开口蚀刻硅基底以形成一凹陷区在第一有源区域内的硅基底中。成长一硅锗层于凹陷区中使得在第一有源区域内硅锗层的顶表面与在第二有源区域内硅基底的顶表面实质上为共平面。形成金属栅极材料层于硅基底和硅锗层上。图案化金属栅极材料层以形成一金属栅极堆叠于第一有源区域内的硅锗层上。形成一eSiGe源极/漏极应力子分布于第一有源区域内的硅锗层和硅基底上。

公开(公告)号：CN114975166A

公开(公告)日：2022-08-30

申请号：CN202210054090.7

申请日：2022-01-17

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建良 ,  王健宇 ,  陈韦达 ,  郑又宁 ,  陈世宗 ,  李永尧

IPC分类号： H01L21/67 ,  H01L21/306

摘要： 本发明实施例提供一种用于气体流向控制的悬臂配置为支持关联的蚀刻工艺腔室中的电极收容盆。悬臂可以具有圆形、椭圆形或翼型形的横截面。悬臂的形状引起在腔室内且在悬臂周围的气体及蚀刻产物的流动，减少了晶片边缘的周围的紊流。

公开(公告)号：CN101651137B

公开(公告)日：2011-11-16

申请号：CN200910000788.5

申请日：2009-01-09

申请人： 台湾积体电路制造股份有限公司

发明人： 庄学理 ,  梁孟松 ,  杨文志 ,  陈建良 ,  李启弘

IPC分类号： H01L27/04 ,  H01L27/088 ,  H01L27/06 ,  H01L27/11

CPC分类号： H01L27/0629 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H01L28/20 ,  H01L28/40 ,  H01L29/94

摘要： 一种集成电路结构包括半导体衬底、第一和第二MOS器件。所述第一MOS器件包括在所述半导体衬底之上的第一栅极绝缘层，其中所述第一栅极绝缘层是平面的；以及在所述第一栅极绝缘层之上的第一栅电极。所述第二MOS器件包括在所述半导体衬底之上的第二栅极绝缘层；以及在所述第二栅极绝缘层之上的第二栅电极。所述第二栅电极的高度比所述第一栅电极的高度高。所述第二栅极绝缘层包括位于所述第二栅电极之下的平面区，以及在所述第二栅电极的侧壁上延伸的侧壁区。

公开(公告)号：CN101661958A

公开(公告)日：2010-03-03

申请号：CN200910167454.7

申请日：2009-08-25

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建豪 ,  连浩明 ,  李思毅 ,  李启弘 ,  陈建良 ,  费中豪 ,  杨文志 ,  黄仁安 ,  张启新 ,  林俊铭 ,  庄学理 ,  叶俊林 ,  林纲正 ,  黄国泰

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC分类号： H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： 本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。