公开(公告)号：CN100459160C

公开(公告)日：2009-02-04

申请号：CN200510076386.5

申请日：2005-06-10

Applicant: 富士通微电子株式会社

Inventor： 田村直义 ,  岛宗洋介 ,  畑田明良 ,  片上朗 ,  岛昌司

IPC: H01L29/78

Abstract: 一种半导体器件，包括：栅电极，经由栅极绝缘膜形成在与沟道区域对应的硅衬底上；p型源极和漏极区域，形成在栅电极上的侧壁绝缘膜各外侧的硅衬底中；一对SiGe混晶区域，形成在侧壁绝缘膜各外侧的硅衬底中且与硅衬底为外延关系，以便分别被源极区域和漏极区域围绕，每个所述SiGe混晶区域生长到栅极绝缘膜和硅衬底之间的栅极绝缘膜界面的水平面之上的水平面，其中在SiGe混晶区域的各上表面上设置压应力膜。

公开(公告)号：CN101840889A

公开(公告)日：2010-09-22

申请号：CN201010144910.9

申请日：2010-03-18

Applicant: 富士通微电子株式会社

Inventor： 岛昌司

IPC: H01L21/8238 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件的制造方法，该方法包括如下步骤：形成限定第一区和第二区的隔离区；向所述第一区和所述第二区内注入第一导电类型的第一杂质；在所述第一区上方形成第一栅极绝缘膜和第一栅电极；在所述第二区上方形成第二栅极绝缘膜和第二栅电极；在所述第二区的第一部分上方形成第一掩模层，以暴露所述第二区的第二部分和所述第一区；以及将所述第一导电类型的第二杂质从与所述半导体衬底的表面倾斜的方向注入到所述半导体衬底内。

公开(公告)号：CN101523609A

公开(公告)日：2009-09-02

申请号：CN200680055979.6

申请日：2006-09-29

Applicant: 富士通微电子株式会社

Inventor： 岛昌司

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L21/82385 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/66545 ,  H01L29/7843

Abstract: 在p型MOS晶体管(10)中，通过规定的湿法蚀刻除去栅电极(13)的一部份，使栅电极(13)的上部形成为比侧壁绝缘膜(14)的上部低的结构。通过该结构，即使形成有本来会带来p型MOS晶体管的特性恶化的拉抻应力(TESL)膜，从该TESL膜(16)向栅电极(13)和侧壁绝缘膜(14)施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加压缩应力(compressive stress：压缩应力)，导入压缩变形。这样，在p型MOS晶体管(10)中，即使形成了TESL膜(16)，实际上也能够对沟道区域赋予用于提高p型MOS晶体管(10)的特性的变形，实现提高该p型MOS晶体管(10)的特性。

公开(公告)号：CN101777516A

公开(公告)日：2010-07-14

申请号：CN201010002967.5

申请日：2005-06-15

Applicant: 富士通微电子株式会社

Inventor： 畑田明良 ,  片上朗 ,  田村直义 ,  岛宗洋介 ,  岛昌司 ,  大田裕之

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823842 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  Y10S438/933

Abstract: 一种半导体集成电路器件的制造方法，包括以下步骤：在第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；在第一侧壁绝缘膜上形成第二侧壁绝缘膜；在第一和第二栅电极图形的横向两侧形成n型源极区和漏极区；于第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第三侧壁绝缘膜；在源极区和漏极区下面形成互相分离并具有低杂质浓度水平的第一和第二缓冲扩散区；从第一和第二栅电极的侧壁表面除去第二和第三侧壁绝缘膜；在每个第一和第二栅电极上形成具有耐HF特性的第四侧壁绝缘膜；在第二栅电极的横向两侧形成第一和第二沟槽；及填充第二器件区中的第一和第二沟槽。

公开(公告)号：CN101636835A

公开(公告)日：2010-01-27

申请号：CN200780052224.5

申请日：2007-03-19

Applicant: 富士通微电子株式会社

Inventor： 岛昌司

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明提供一种半导体器件及其制造方法。半导体器件具有：N型晶体管30，其具有N型源极/漏极区域24n和栅电极16n；侧壁绝缘膜18a，其形成在栅电极16n的侧壁部分，其杨氏模量比硅的杨氏模量小；P型晶体管30p，其具有P型源极/漏极区域24p和栅电极16p；侧壁绝缘膜36，其形成在栅电极16p的侧壁部分，其杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大；拉伸应力膜32，其覆盖N型晶体管30n；以及压缩应力膜38，其覆盖所述P型晶体管30p。

公开(公告)号：CN100583450C

公开(公告)日：2010-01-20

申请号：CN200580049051.2

申请日：2005-03-11

Applicant: 富士通微电子株式会社

Inventor： 岛昌司

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/26513 ,  A23D9/00 ,  A23D9/06 ,  C11B5/0035 ,  C11B5/0092 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/28202 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/7833

Abstract: 在Si基板(201)上依次堆积有价带能量值小于Si基板且迁移率大于Si基板的SiGe层(202)、Si保护层(203)和绝缘膜(204)的MOS结构的半导体器件中，利用以下方式来解决以下问题，其中：该问题是指，通过制造热处理工艺，阈值电压的绝对值向变小的方向偏移的问题，该问题起因于由于Ge的扩散而形成在上述Si保护层(203)和上述绝缘膜(204)之间的界面及其附近的负的固定电荷；该方式是指，伴随着通过NO气体退火处理而氮原子添加在上述半导体器件表面上的现象，在Si保护层和绝缘膜之间的界面及其附近诱发正电荷，以使上述负的固定电荷中和，从而使上述阈值电压向大的方向偏移。

公开(公告)号：CN100470838C

公开(公告)日：2009-03-18

申请号：CN200510066856.X

申请日：2005-04-29

Applicant: 富士通微电子株式会社

Inventor： 岛宗洋介 ,  片上朗 ,  畑田明良 ,  岛昌司 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/28518 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/4975 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833 ,  Y10S257/90

Abstract: 一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。