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公开(公告)号：CN103544981A
公开(公告)日：2014-01-29
申请号：CN201310292129.X
申请日：2013-07-12
Applicant: 飞思卡尔半导体公司
CPC classification number: H01L27/11 , G11C5/063 , G11C7/02 , G11C7/18 , G11C8/16 , G11C11/412 , H01L21/768 , H01L21/8228 , H01L23/5226 , H01L23/528 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及多端口存储器件的方法及其结构。存储器件（10）包括使用衬底（128）形成的存储单元（11）、用于运载数据位的真位线（BL0）、以及用于运载为互补形式的所述第一真位线运载的所述数据位的互补位线（BL0B）。所述真位线耦接到所述存储单元并且在所述衬底上方横向延伸。所述真位线和所述互补位线彼此相邻并且在衬底上方垂直地堆叠。
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公开(公告)号：CN101501860A
公开(公告)日：2009-08-05
申请号：CN200680032757.2
申请日：2006-08-29
Applicant: 飞思卡尔半导体公司
IPC: H01L29/772
CPC classification number: H01L21/823814
Abstract: 一种形成半导体器件的方法。该方法包括形成n型阱区域(14)。该方法进一步包括形成与n型阱(14)区域顶部上的半导体器件对应的栅极(20)。该方法进一步包括利用p型掺杂在栅极(20)的每个侧面上形成在源－漏扩展区(28)。该方法进一步包括利用n型掺杂(32)在n型阱区域内的每个侧面上的源－漏扩展区进行掺杂，使得n型掺杂(32)基本上被包含在源－漏扩展区内。该方法进一步包括形成与半导体器件对应的源(40)和漏(42)。
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公开(公告)号：CN103632711A
公开(公告)日：2014-03-12
申请号：CN201310320678.3
申请日：2013-07-26
Applicant: 飞思卡尔半导体公司
IPC: G11C11/412
CPC classification number: H01L27/06 , H01L27/0921
Abstract: 本发明涉及半导体器件的单粒子闭锁预防技术。处理半导体器件中的单粒子闭锁(SEL)的技术包括确定寄生硅控整流器(SCR)（500）在半导体器件的集成电路设计中的位置。在这种情况下，寄生SCR（500）包括寄生pnp双极结晶体管(BJT)和寄生npn BJT。该技术也包括将位于第一电源节点（VDD）和寄生pnp BJT的发射极之间的第一晶体管合并到集成电路设计中。第一晶体管(502)包括耦合到第一电源节点（VDD）的第一端子，耦合到寄生pnp BJT的发射极的第二端子，以及控制端子。第一晶体管(502)不位于pnp BJT的基极和第一电源节点之间。第一晶体管限定在SEL之后由寄生pnp BJT传导的电流。
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公开(公告)号：CN101529521B
公开(公告)日：2012-05-23
申请号：CN200780039169.6
申请日：2007-09-27
Applicant: 飞思卡尔半导体公司
IPC: G11C11/00
CPC classification number: G11C8/16 , G11C11/419
Abstract: 一种二端口SRAM存储器单元(20)包括耦合到存储节点的一对交叉耦合的反相器(40)。存取晶体管(54)耦合在每个存储节点(SN，SNB)和写入位线(WWB0)之间，并且由写入字线(WWL0)控制。写入字线也耦合到该对交叉耦合的反相器(40)的电源端。在写入操作期间，该写入字线被断言。在交叉耦合的反相器(40)的电源端处的电压跟随写入字线电压，由此使得在存储节点处的逻辑状态在必要时更容易改变。在写入操作结尾，写入字线被去断言，允许交叉耦合的反相器(40)正常工作并且保持存储节点(SN)的逻辑状态。耦合交叉耦合的反相器的电源节点允许更快的写入操作而不损害单元稳定性。
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公开(公告)号：CN102150213A
公开(公告)日：2011-08-10
申请号：CN200980134809.0
申请日：2009-06-26
Applicant: 飞思卡尔半导体公司
IPC: G11C7/06 , G11C7/08 , G11C11/413 , G11C11/416
CPC classification number: G11C29/02 , G11C7/04 , G11C7/08 , G11C7/14 , G11C7/22 , G11C11/41 , G11C29/023 , G11C29/026 , G11C29/028
Abstract: 一种存储器(10)，具有存储单元(12、16、18)的阵列、字线驱动器(36)、读出放大器(46)和读出使能电路(50)。每一个存储单元都具有用于将存储部分(26、28、30、32)耦合至位线(BL)的耦合晶体管(20、22)。耦合晶体管具有平均阈值电压和最大阈值电压。字线驱动器(36)被耦合至阵列并且用于使能阵列内存储单元中的选定行。读出放大器(46)响应于读出使能信号检测选定行(WLB)中存储单元(12)的状态。读出使能电路以基于最大阈值电压的时间提供读出使能信号。该时序充分迟地使能读出放大器(46)用于低温操作，同时与仅使用平均阈值电压来提供读出使能信号的时序通常能够实现的操作相比，其在高温下能够提供更快的操作。
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Patent Agency Ranking
公开(公告)号：CN102150213B
公开(公告)日：2014-02-26
申请号：CN200980134809.0
申请日：2009-06-26
Applicant: 飞思卡尔半导体公司
IPC: G11C7/06 , G11C7/08 , G11C11/413 , G11C11/416
CPC classification number: G11C29/02 , G11C7/04 , G11C7/08 , G11C7/14 , G11C7/22 , G11C11/41 , G11C29/023 , G11C29/026 , G11C29/028
Abstract: 一种存储器(10)，具有存储单元(12、16、18)的阵列、字线驱动器(36)、读出放大器(46)和读出使能电路(50)。每一个存储单元都具有用于将存储部分(26、28、30、32)耦合至位线(BL)的耦合晶体管(20、22)。耦合晶体管具有平均阈值电压和最大阈值电压。字线驱动器(36)被耦合至阵列并且用于使能阵列内存储单元中的选定行。读出放大器(46)响应于读出使能信号检测选定行(WLB)中存储单元(12)的状态。读出使能电路以基于最大阈值电压的时间提供读出使能信号。该时序充分迟地使能读出放大器(46)用于低温操作，同时与仅使用平均阈值电压来提供读出使能信号的时序通常能够实现的操作相比，其在高温下能够提供更快的操作。
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公开(公告)号：CN101490836B
公开(公告)日：2013-06-19
申请号：CN200780026669.6
申请日：2007-05-03
Applicant: 飞思卡尔半导体公司
IPC: H01L21/8244 , H01L21/336 , H01L27/11 , H01L29/772
CPC classification number: H01L21/823835 , H01L21/823814 , H01L27/0922
Abstract: 本发明公开一种具有电阻比其漏极更高的源极的晶体管(22)，该晶体管在静态随机存取存储器电路(10)中作为负载晶体管(20)是最优的。该晶体管具有源区，该源区带有具有源极电阻(24)的源极注入(38)。栅电极(50)邻接于源区以控制晶体管的电传导。漏区邻接于栅电极区且与源区相对。漏区具有能够被硅化且具有漏极电阻的源极注入(40、58)。源极电阻大于漏极电阻，因为源区具有与漏区不同的物理特性。该不同的物理特性能够产生，通过：只使漏区或源区中的一个硅化，在注入源/漏区时使用不同的掺杂浓度以及/或者能量，使源区和漏区具有不同的尺寸，将源区布置得比漏区离栅电极区更远，给源区和漏区使用不同的掺杂物，或者除去源极注入区的一部分并且替换以原位掺杂的半导体材料，例如磷化铝、磷化镓及硫化锌。
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公开(公告)号：CN101529521A
公开(公告)日：2009-09-09
申请号：CN200780039169.6
申请日：2007-09-27
Applicant: 飞思卡尔半导体公司
IPC: G11C11/00
CPC classification number: G11C8/16 , G11C11/419
Abstract: 一种二端口SRAM存储器单元(20)包括耦合到存储节点的一对交叉耦合的反相器(40)。存取晶体管(54)耦合在每个存储节点(SN，SNB)和写入位线(WWB0)之间，并且由写入字线(WWL0)控制。写入字线也耦合到该对交叉耦合的反相器(40)的电源端。在写入操作期间，该写入字线被断言。在交叉耦合的反相器(40)的电源端处的电压跟随写入字线电压，由此使得在存储节点处的逻辑状态在必要时更容易改变。在写入操作结尾，写入字线被去断言，允许交叉耦合的反相器(40)正常工作并且保持存储节点(SN)的逻辑状态。耦合交叉耦合的反相器的电源节点允许更快的写入操作而不损害单元稳定性。
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公开(公告)号：CN101523557B
公开(公告)日：2011-01-26
申请号：CN200780038309.8
申请日：2007-08-30
Applicant: 飞思卡尔半导体公司
IPC: H01L21/02 , H01L29/02 , H01L21/336
CPC classification number: H01L27/10802 , G11C11/404 , G11C2211/4016 , H01L27/0207 , H01L27/108 , H01L27/10844 , H01L29/7839 , H01L29/7841
Abstract: 一种一个晶体管的动态随机存取存储器(DRAM)单元，包括：晶体管(10)，具有第一源极/漏极区(26)、第二源极/漏极区(24)、在第一源极/漏极区和第二源极/漏极区之间的体区(36)、以及在体区之上的栅极(28)。所述第一源极/漏极区包括与体区的肖特基二极管结，并且所述第二源极/漏极区包括与体区的n-p二极管结。
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公开(公告)号：CN101523557A
公开(公告)日：2009-09-02
申请号：CN200780038309.8
申请日：2007-08-30
Applicant: 飞思卡尔半导体公司
IPC: H01L21/02 , H01L29/02 , H01L21/336
CPC classification number: H01L27/10802 , G11C11/404 , G11C2211/4016 , H01L27/0207 , H01L27/108 , H01L27/10844 , H01L29/7839 , H01L29/7841
Abstract: 一种一个晶体管的动态随机存取存储器(DRAM)单元，包括：晶体管(10)，具有第一源极/漏极区(26)、第二源极/漏极区(24)、在第一源极/漏极区和第二源极/漏极区之间的体区(36)、以及在体区之上的栅极(28)。所述第一源极/漏极区包括与体区的肖特基二极管结，并且所述第二源极/漏极区包括与体区的n－p二极管结。
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