公开(公告)号：CN101385087A

公开(公告)日：2009-03-11

申请号：CN200680053250.5

申请日：2006-12-18

申请人： NXP股份有限公司

发明人： 罗伯茨·T·F·范沙吉克 ,  弗朗康艾斯·纽利 ,  米哈依尔·范杜里恩

IPC分类号： G11C16/04 ,  H01L21/28

CPC分类号： H01L29/42392 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28282 ,  H01L21/84 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/1203 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/792 ,  H01L29/7923

摘要： 一种具有半导体表面层(2)的半导体衬底上的非易失性存储器器件包括源极区域(12、S)、漏极区域(12、D)、沟道区域(CO)、存储器元件(ME)和栅极(G)。所述沟道区域(CO)在源极区域(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸。所述栅极(G)设置在沟道区域(CO)附近，并且所述存储器元件(ME)设置在沟道区域(CO)和栅极之间。所述沟道区域配置在束状半导体层(4)中，所述束状半导体层具有在源极(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸的束状半导体层(4a、4b、4c、4d)，并且具有在与第一方向(X)平行延伸的侧表面(4a、4b、4c、4d)。所述存储器元件包括覆盖在侧表面的电荷捕获叠层(8)，至少下表面(4c)朝向半导体表面层(2)，并且侧表面(4b、4d)直接连接下表面(4c)，从而将束状半导体层(4)嵌入到U状电荷捕获叠层(8)中。

公开(公告)号：CN101385087B

公开(公告)日：2012-01-11

申请号：CN200680053250.5

申请日：2006-12-18

申请人： NXP股份有限公司

发明人： 罗伯茨·T·F·范沙吉克 ,  弗朗康艾斯·纽利 ,  米哈依尔·范杜里恩

IPC分类号： G11C16/04 ,  H01L21/28

CPC分类号： H01L29/42392 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28282 ,  H01L21/84 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/1203 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/792 ,  H01L29/7923

摘要： 一种具有半导体表面层(2)的半导体衬底上的非易失性存储器器件包括源极区域(12、S)、漏极区域(12、D)、沟道区域(CO)、存储器元件(ME)和栅极(G)。所述沟道区域(CO)在源极区域(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸。所述栅极(G)设置在沟道区域(CO)附近，并且所述存储器元件(ME)设置在沟道区域(CO)和栅极之间。所述沟道区域配置在束状半导体层(4)中，所述束状半导体层具有在源极(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸的束状半导体层(4a、4b、4c、4d)，并且具有在与第一方向(X)平行延伸的侧表面(4a、4b、4c、4d)。所述存储器元件包括覆盖在侧表面的电荷捕获叠层(8)，至少下表面(4c)朝向半导体表面层(2)，并且侧表面(4b、4d)直接连接下表面(4c)，从而将束状半导体层(4)嵌入到U状电荷捕获叠层(8)中。

公开(公告)号：CN101010793B

公开(公告)日：2011-09-28

申请号：CN200580028778.2

申请日：2005-06-28

申请人： NXP股份有限公司

发明人： 罗伯茨·T·F·范沙吉克 ,  普拉哈特·阿佳维 ,  埃里克·P·A·M·贝克斯 ,  马特吉·H·R·兰赫斯特 ,  米哈依尔·J·范杜里恩 ,  亚伯拉罕·R·贝尔克南德 ,  路易斯·F·费尼尔 ,  皮埃尔·H·沃尔里

IPC分类号： H01L21/768 ,  H01L45/00

CPC分类号： H01L45/1273 ,  B82Y10/00 ,  G11C13/0004 ,  G11C13/025 ,  G11C2213/81 ,  H01L21/28525 ,  H01L21/76879 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2472 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/148 ,  H01L45/16

摘要： 根据本发明的电子器件(100)包括电阻率可在第一值和第二值之间切换的存储材料层(107)。存储材料可以是相变材料。该电子器件(100)还包括一组纳米线(NW)，电连接该电子器件(100)的第一端子(172)与存储材料层(107)，从而使得能够从第一端子通过纳米线(NW)和存储材料层(107)向电子器件的第二端子(272)传导电流。每一纳米线(NW)在各自的接触面积与存储材料层(107)电接触。所有接触面积实质上相同。根据本发明的方法适于制造根据本发明的电子器件(100)。

公开(公告)号：CN100568509C

公开(公告)日：2009-12-09

申请号：CN200580030905.2

申请日：2005-09-13

申请人： NXP股份有限公司

发明人： 皮埃尔·戈阿兰 ,  罗伯茨·T·F·范沙吉克

IPC分类号： H01L27/115 ,  H01L21/8246 ,  H01L27/105 ,  H01L21/8247

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11573 ,  Y10S438/954

摘要： 一种在存储区中的半导体衬底上制造非易失性存储器件的方法，所述非易失性存储器件包括第一半导体层、电荷捕获层和导电层的单元堆叠，所述电荷捕获层是第一半导体层和导电层之间的中间层，所述电荷捕获层至少包括第一绝缘层，所述方法包括：提供具有第一半导体层的衬底；沉积电荷捕获层；沉积导电层；使单元堆叠形成图案以形成至少两个非易失性存储单元；以及在所述至少两个非易失性存储单元之间中产生浅沟槽隔离。